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J-GLOBAL ID：200903092116106440
半導体装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998125895
Publication number (International publication number)：1999330458
Application date： May. 08, 1998
Publication date： Nov. 30, 1999
Summary：
【要約】【課題】U-MOSの製造工程を短縮させて、ゲート絶縁膜の信頼性を向上させる。【解決手段】n型のドレイン領域13の表層部に形成されたp型のベース領域12の表層部で互いに離れた位置に形成されたn型のソース領域11およびゲート引き出し領域14と、ソース領域中およびゲート引き出し領域中にドレイン領域に達する深さまで形成され、全体が連結されたトレンチ3と、トレンチの内壁面および基板表面に形成されたゲート絶縁膜9と、トレンチの内部に埋め込まれ、電極化されたゲート電極用のポリシリコン8と、基板上に堆積された層間絶縁膜15と、ゲート引き出し領域およびその領域内に存在するゲート電極用のポリシリコンに共通にコンタクトするゲート電極16と、ソース領域内に存在するトレンチの開口周辺部のソース領域およびベース領域に共通にコンタクトするソース・ベース電極10とを具備する。
Claim (excerpt)：
MOSトランジスタのドレイン領域となる第1導電型の半導体基板と、前記半導体基板の表層部に形成され、前記第1導電型とは逆の第2導電型の半導体層からなる前記MOSトランジスタのベース領域と、前記ベース領域の表層部で互いに離れた位置に形成された第1導電型のソース領域および第1導電型のゲート引き出し領域と、前記ソース領域中およびゲート引き出し領域中に前記ベース領域を貫通する深さまで形成され、全体が連結されたトレンチと、前記トレンチの内壁面および基板表面に形成されたゲート絶縁膜と、前記トレンチの内部に埋め込まれ、電極化されたゲート電極用のポリシリコンと、前記基板上に堆積された層間絶縁膜と、前記層間絶縁膜およびその下の基板表面のゲート絶縁膜で前記ゲート引き出し領域の内部領域の上方に対応して開口されたゲート電極コンタクト用のホールを通じて前記ゲート引き出し領域およびその領域内に存在するゲート電極用のポリシリコンに共通にコンタクトするゲート電極と、前記層間絶縁膜およびその下の基板表面のゲート絶縁膜でソース領域内に存在するトレンチの開口周辺部に開口されたソース・ベース引き出し用のコンタクトホールを通じて前記ソース領域内に存在するトレンチの開口周辺部のソース領域およびベース領域に共通にコンタクトするソース・ベース電極とを具備することを特徴とする半導体装置。
FI (3)：
H01L 29/78 652 K
, H01L 29/78 653 C
, H01L 29/78 655 A
