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J-GLOBAL ID：200903092145965060
半導体記憶装置
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997191380
Publication number (International publication number)：1999039858
Application date： Jul. 16, 1997
Publication date： Feb. 12, 1999
Summary：
【要約】【課題】 トランジスタや配線部のバラツキ等によるIR drop の変動を無くすることができ、セルの読み出し信号が小さくても安定動作が可能で、かつ電源変動の影響が小さく高速動作を可能とする。【解決手段】 ビット線とワード線の交差部に配設され、GMRセルをビット線方向に複数個直列接続してメモリ用サブセルブロックを構成し、サブセルブロックの複数個とダミーセルとして用いるダミー用サブセルブロックをビット線方向に直列接続してセルブロックを構成し、セルブロックをワード線方向に複数個配列してメモリセルアレイを構成したGMRメモリであって、セルブロックのビット線方向に電流を流し、メモリ用サブセルブロックの内でワード線により選択されたメモリセルを含むサブセルブロックの両端のノードからデータを読出し、ダミー用サブセルブロックの両端のノードからリファレンスデータを読出す。
Claim (excerpt)：
ビット線とワード線の交差部に配設され、抵抗変化によってデータを記憶するメモリセルの1個から、又は該メモリセルをビット線方向に複数個直列接続してサブセルブロックを構成し、該サブセルブロックをビット線方向に複数個直列接続してセルブロックを構成し、該セルブロックをワード線方向に複数個配列してメモリセルアレイを構成した半導体記憶装置であって、前記セルブロックのビット線方向に電流を流す手段と、前記サブセルブロックの内で前記ワード線により選択されたメモリセルを含むサブセルブロックの両端のノードからデータを読み出す手段とを具備してなることを特徴とする半導体記憶装置。
IPC (3)：
G11C 11/15
, H01L 27/10 451
, H01L 43/08
G11C 11/15
, H01L 27/10 451
, H01L 43/08 Z
