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J-GLOBAL ID：200903092179247736

薄膜トランジスタの製造方法

Inventor： 助川 統 ,  金子 若彦 ,  松本 征一
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 尾身 祐助
Gazette classification：公開公報
Application number (International application number)：1994232287
Publication number (International publication number)：1996076144
Application date： Sep. 01, 1994
Publication date： Mar. 22, 1996
Summary：

【要約】【目的】 製造工程数を削減して歩留りの向上とコストダウンを図る。【構成】 透明ガラス基板1上に透明導電膜2、金属膜3を連続的に堆積し、この2層膜のパターニングして、ゲート電極4と金属膜3に被覆された画素電極5とを形成する〔図1(a)〕。ゲート絶縁膜6、a-Si膜7、n+ 型a-Si膜8を成膜し、a-Si膜7、8のパターニングを行い、ゲート電極上に島状に残す〔図1(b)〕。ゲート絶縁膜6を選択的にエッチングして、画素電極5上の金属膜を露出させる開口を形成する〔図1(c)〕。金属膜3と同一材料からなる金属膜を堆積し、これをパターニングして、ソース電極9とドレイン電極10を形成するとともにゲート絶縁膜の開口部に露出している金属膜3も除去して透明な表示電極を得る〔図1(d)〕。

Claim (excerpt)：

(1)透明基板上に透明導電膜および第1の金属膜を堆積する工程と、(2)前記第1の金属膜および透明導電膜をパターニングしてゲート電極および第1の金属膜に被覆された画素電極を形成する工程と、(3)全面にゲート絶縁膜、高比抵抗半導体層および低比抵抗半導体層を順次堆積する工程と、(4)低比抵抗半導体層および高比抵抗半導体層をパターニングして前記ゲート電極上に島状の半導体層を形成する工程と、(5)前記画素電極上の前記ゲート絶縁膜をエッチング除去する工程と、(6)全面に第2の金属膜を堆積する工程と、(7)前記第2の金属膜をパターニングしてソース電極およびドレイン電極を形成するとともに前記画素電極上の第1の金属膜を除去する工程と、を有することを特徴とする薄膜トランジスタの製造方法。

IPC (3)：

G02F 1/136 500 ,  H01L 29/786 ,  H01L 21/336

Patent cited by the Patent：

Cited by examiner (4)

• 液晶表示装置の製造方法
  Gazette classification：公開公報   Application number：特願平4-271621   Applicant：富士通株式会社
• 特開昭62-084563
  
• 特開平2-009135
  
• 特開平4-122072