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J-GLOBAL ID：200903092463680032

半導体装置の製造方法

Inventor： 砂田 武
Applicant, Patent owner： 株式会社東芝
Agent (1)： 諸田 英二
Gazette classification：公開公報
Application number (International application number)：1993106199
Publication number (International publication number)：1994295906
Application date： Apr. 08, 1993
Publication date： Oct. 21, 1994
Summary：

【要約】【目的】LSI等の下層配線と上層配線とを電気接続するヴィアホールは、開口端を等方性エッチングによりラウンド状に或いはホールの側壁全体にテーパーをつける。このため前者では、ヴィアホールの開口面積の増加、高温Al 埋め込み時のAl の流れの悪さ、或いは後者では下層配線表面の開口面積の減少という課題がある。【構成】ヴィアホールに対応する開口パターンを持つ第1レジストをマスクに、層間絶縁膜をエッチングし、下層配線に垂直に達する開口部を形成する。第1レジストを残し、第2レジストを塗布後、エッチバックして開口部を埋める第2レジストの高さを層間絶縁膜と同じ高さにする。テーパーRIEにより、第1レジストの後退を利用し開口部の途中までテーパーをつけた後、残ったレジストを除去し、上部はテーパー、下部は垂直の側壁を持つヴィアホールを得る。

Claim (excerpt)：

半導体基板上に層間絶縁膜を挟んで形成される下層配線と上層配線とを電気的に接続するためのヴィアホールを形成する半導体装置の製造方法において、前記下層配線上に層間絶縁膜を形成する工程と、層間絶縁膜上に、前記ヴィアホールに対応する開口を有する第1のレジストマスクを形成する工程と、第1のレジストマスクを用い、層間絶縁膜を異方性エッチングし、下層配線に達する開口部を形成する工程と、第1のレジストマスクを残し、前記開口部を充填すると共に第1のレジストマスクを覆う第2のレジストを塗布する工程と、開口部を埋める第2のレジストが層間絶縁膜と同じ高さになるまで第2のレジストをエッチバックする工程と、テーパードリアクティブイオンエッチングにより、開口部側壁の上部にテーパーをつける工程と、第1レジストマスクと第2レジストとを剥離する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/3205 ,  H01L 21/027 ,  H01L 21/302 ,  H01L 21/90

FI (3)：

H01L 21/88 F ,  H01L 21/30 361 S ,  H01L 21/88 D