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J-GLOBAL ID：200903092519791797
不揮発性半導体記憶装置
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995234352
Publication number (International publication number)：1997082922
Application date： Sep. 12, 1995
Publication date： Mar. 28, 1997
Summary：
【要約】【課題】 非選択メモリセルに印加される電圧ストレスを低減し、高精度のしきい値制御を可能として信頼性の向上をはかる。【解決手段】 4個のメモリセルを直列接続してなるNANDセルの一端とビット線の間に選択トランジスタS2を、他端とソース線の間に選択トランジスタS1を接続してなるNANDセルユニットをマトリクス配置して構成されたメモリセルアレイと、メモリセル及び選択トランジスタの各ゲートに与える電圧を制御するプログラム制御回路とを備えたNAND型EEPROMにおいて、選択されたNANDセルユニットへのデータ書込み時に、選択されたメモリセルM3の制御ゲートにVprogを印加し、メモリセルM3以外の非選択メモリセルM1,2,4の制御ゲートにVm1(<Vprog)を印加し、選択トランジスタS2の選択ゲートにVm2(>Vm1)を印加し、選択トランジスタS1の選択ゲートに0Vを印加する。
Claim (excerpt)：
電荷蓄積層と制御ゲートが積層されて電気的書替えを可能とした不揮発性メモリセルを複数個直列接続してメモリセル群を構成し、メモリセル群の一端とビット線の間に第1の選択トランジスタを接続すると共に、メモリセル群の他端とソース線の間に第2の選択トランジスタを接続してメモリセルユニットを構成し、メモリセルユニットをマトリクス配置して構成されたメモリセルアレイと、前記メモリセルユニットを選択し、選択されたメモリセルユニットの選択されたメモリセルの制御ゲートに書き込み電圧を印加し、選択されたメモリセルユニット中の前記選択されたメモリセルと第1の選択トランジスタの間に位置する非選択メモリセルの制御ゲートに前記書き込み電圧より低い第1の書き込み制御電圧を印加し、選択されたメモリセルユニット中の前記選択されたメモリセルと第2の選択トランジスタの間に位置する非選択メモリセルの制御ゲートに前記書き込み電圧より低い第2の書き込み制御電圧を印加し、選択されたメモリセルユニットの第1の選択トランジスタの選択ゲートに第1及び第2の書き込み制御電圧より高い第3の書き込み制御電圧を印加し、選択されたメモリセルユニットの第2の選択トランジスタの選択ゲートに第2の選択トランジスタを非導通状態とする第4の書き込み制御電圧を印加する、プログラム制御回路とを備えたことを特徴とする不揮発性半導体記憶装置。
IPC (5)：
H01L 27/115
, G11C 16/06
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 510 A
, H01L 29/78 371
