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J-GLOBAL ID：200903092556306068

集積回路用トレンチキヤパシタ

Inventor： ダグラス バトラー
Applicant, Patent owner： ラムトロン コーポレーシヨン ,  株式会社エヌ・エム・ビーセミコンダクター
Agent (1)： 萼 経夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991280735
Publication number (International publication number)：1993121690
Application date： Oct. 01, 1991
Publication date： May. 18, 1993
Summary：

【要約】【目的】 最少のエッチング工程及び微細なアラインメントで形成されるトレンチキャパシタを提供すること。【構成】 本発明のトレンチキャパシタは、基板内に設けられたトレンチ内に形成した誘電体によって分離される2つのキャパシタ電極から構成される。第1電極はトレンチの内壁に形成され、グランドと結合したフィールドシールドからなる。誘電体は例えば窒化シリコンで構成され、第2電極は例えばポリシリコンからなる。複数の層はトレンチの外側へと延びており、トレンチの外側にて水平に延びる部分を有する。そして好ましくは数層の保護層をトレンチキャパシタの上に形成し、その後こうして形成した多層構造をエッチングし、トレンチの外側にて段差部を形成し、次にトレンチキャパシタの近傍にパストランジスタを形成する。続いて、トレンチキャパシタとパストランジスタのソースとを接続するコンタクト層を段差部の上に形成する。これにビット線とワード線が加えられ、メモリセルを構成する。

Claim (excerpt)：

半導体基板内に設けられ、側壁と底部を含み、該基板の上部に隣接してドープされた壁からなるトレンチと、該トレンチの側壁間に設けられ定電位源に電気的に接続される第1電極層と、該第1電極層とトレンチ側壁の間に配置され前記第1電極層を前記基板から絶縁する絶縁膜と、該第1電極層に隣接する誘電体層と、該誘電体層を覆ってキャパシタ内の蓄積データを表す可変電位源に接続され、前記第1電極層,誘電体層とともに前記トレンチ内にキャパシタを形成する第2電極層とを有していることを特徴とする集積回路用トレンチキャパシタ。

IPC (2)：

H01L 27/108 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭64-018253
  
• 特開平2-002671
  
• 特開昭63-220565