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J-GLOBAL ID：200903092798404676
半導体記憶装置
Inventor：
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Applicant, Patent owner：
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Agent (1)：
小川 勝男
Gazette classification：公開公報
Application number (International application number)：1992241719
Publication number (International publication number)：1994097391
Application date： Sep. 10, 1992
Publication date： Apr. 08, 1994
Summary：
【要約】【目的】 大記憶容量化されても、アクセス時間の増大のないスタティック型半導体記憶装置を提供すること。【構成】 スタティック型のメモリセルを構成する金属配線層を3層用い、ワード線は転送MOSFETのゲートポリシリコンで形成され、第1層目の金属層をローカルワード線とし、ローカルワード線とワード線をセルアレイの端部またはセルアレイ内で接続する。また、第2層目の金属層をビット線に用い、第3層目の金属層をメインワード線として用いている。【効果】 ワード線の時定数が減り、高速動作アクセスが実現される。
Claim (excerpt)：
2つの駆動MOSFETと2つの転送MOSFETと2つの負荷素子とからなる複数のメモリセルと、少なくとも上記負荷素子の上に形成された第一層目の金属層と、上記第一層目の金属層の上に形成された第二層目の金属層と、上記第二層目の金属層の上の形成された第三層目の金属層とを半導体基板上に具備し、上記複数のメモリセルが列方向に分割されることにより、複数のセルアレイが配置されており、上記各セルアレイ内の行方向の各メモリセルの転送MOSFETのゲート電極がポリシリコン層で形成されたワード線であり、列方向の各メモリセルの上記2つの転送MOSFETに接続されるビット線対が上記第二層目の金属層により列方向に形成され、行方向に形成されるとともに上記複数のセルアレイに股がり、行デコーダにより選択されるメインワード線が上記第三の金属層により形成され、上記メインワード線の信号と上記セルアレイを選択する信号により選択されるローカルワード線が上記第一層目の金属層によりセルアレイの行方向に形成されてなり、上記ローカルワード線と上記ワード線が上記各セルアレイ内又は上記セルアレイの端部で接続されることを特徴とする半導体記憶装置。
IPC (2)：
H01L 27/11
, G11C 29/00 301
Cited by applicant (7)
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