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J-GLOBAL ID：200903092999812071

半導体装置の製造方法

Inventor： 鈴木 寿哉 ,  大場 隆之
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1991229907
Publication number (International publication number)：1993067585
Application date： Sep. 10, 1991
Publication date： Mar. 19, 1993
Summary：

【要約】【目的】 本発明は、半導体装置の製造方法に関し、コンタクトメタル層の低抵抗化を行って素子高速化を実現することができ、しかも、コンタクトホール内でのバリアメタル層のカバレッジを良好にすることができ、バリアメタル層上の配線層の表面平坦化を実現することができる半導体装置の製造方法を提供することを目的とする。【構成】 シリコン基板1上に開口部3を有する絶縁膜4を形成する工程と、次いで、該シリコン基板1を加熱するとともにメタルソースガスをチャンバー内に導入し、化学気相成長法により該開口部3内の該シリコン基板1上にメタルシリサイドからなるコンタクトメタル層5を形成する工程と、次いで、更にチャンバー内にバリアメタルソースガスを導入し、化学気相成長法により該コンタクトメタル層5を覆うようにバリアメタルを堆積してバリアメタル層6を形成する工程と、次いで、該バリアメタル層6を覆うように配線層7を形成する工程とを含むように構成する。

Claim (excerpt)：

シリコン基板(1)上に開口部(3)を有する絶縁膜(4)を形成する工程と、次いで、該シリコン基板(1)を加熱するとともにメタルソースガスをチャンバー内に導入し、化学気相成長法により該開口部(3)内の該シリコン基板(1)上にメタルシリサイドからなるコンタクトメタル層(5)を形成する工程と、次いで、更にチャンバー内にバリアメタルソースガスを導入し、化学気相成長法により該コンタクトメタル層(5)を覆うようにバリアメタルを堆積してバリアメタル層(6)を形成する工程と、次いで、該バリアメタル層(6)を覆うように配線層(7)を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/28 301 ,  H01L 21/285 301 ,  H01L 21/3205

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭63-229814
  
• 特開平2-083978
  
• 特開平3-286527