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J-GLOBAL ID：200903093111504893

トランジスタ作製方法

Inventor： グレン ディ、ウィルクス ,  スコット アール、サマーフェルト
Applicant, Patent owner： テキサス インスツルメンツ インコーポレイテツド
Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：2000049739
Publication number (International publication number)：2000252371
Application date： Feb. 25, 2000
Publication date： Sep. 14, 2000
Summary：

【要約】【課題】 半導体基板上へCMOSデバイスを作製する方法を提供する。【解決手段】 本方法は、半導体基板を覆って、1つの仕事関数を有する伝導性材料を絶縁して形成する工程(図2の工程216)、および伝導性材料の一部を改質して伝導性材料の仕事関数を変化させることによって、伝導性材料が第1ゲート電極を、また改質された伝導性材料が第2ゲート電極を形成するようにする工程(図2の工程218)を含む。第1トランジスタがNMOSデバイスで第2トランジスタがPMOSデバイスであり、第1トランジスタと第2トランジスタとがCMOSデバイスを構成する。伝導性材料は、Ta,Mo,Tiおよびそれらの任意の組合せを含む群から選ばれた導体を含む。伝導性材料を改質する工程は、伝導性材料の一部を、窒素を含むガスを含むプラズマに晒す工程を含む。

Claim (excerpt)：

第1ゲート電極を有する第1トランジスタと、第2ゲート電極を有する第2トランジスタとを半導体基板上へ形成する方法であって、前記半導体基板の第1部分を覆ってそれから絶縁された、第1の仕事関数を有する第1伝導性材料を形成する工程、前記第1伝導性材料を含むが、前記第1の仕事関数とは異なる第2の仕事関数を有する第2伝導性材料を、前記半導体基板の第2部分を覆ってそれから絶縁して形成する工程、を含み、および、ここにおいて、前記第2伝導性材料が前記第1ゲート電極を形成するために使用され、また前記第2伝導性材料が前記第2ゲート電極を形成するために使用されている、方法。

IPC (3)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301

FI (2)：

H01L 27/08 321 D ,  H01L 21/28 301 R