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J-GLOBAL ID：200903093293835687

半導体メモリ

Inventor： 大沢 隆
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1993049699
Publication number (International publication number)：1994267293
Application date： Mar. 10, 1993
Publication date： Sep. 22, 1994
Summary：

【要約】【目的】半導体メモリの電圧ストレステストに際して、ワード線のみならず、カラム選択線もデューティー比を高め、周辺回路を動作させながら、ワード線とカラム選択線とのデューティー比をできるだけ高め、周辺回路と同様な条件(電界と時間)で同時にスクリーニングする。【構成】メモリセルアレイ1およびその周辺回路を備えたメモリ回路10と、メモリセルアレイのワード線WLを選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのワード線を選択する第1の回路と、メモリセルアレイのカラムを選択するためのカラム選択線CSLを選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのカラム選択線を選択する第2の回路とを具備することを特徴とする。

Claim (excerpt)：

メモリセルアレイおよびその周辺回路を備えたメモリ回路と、前記メモリセルアレイのワード線を選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのワード線を選択する第1の手段と、前記メモリセルアレイのカラムを選択するためのカラム選択線を選択するために設けられ、電圧ストレステストモード時には通常動作モード時に選択する本数よりも多くのカラム選択線を選択する第2の手段とを具備することを特徴とする半導体メモリ。

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭63-311693
  
• 特開平4-230046
  
• 特開昭62-198147