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J-GLOBAL ID：200903093316452675
半導体基板および半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997010653
Publication number (International publication number)：1998209015
Application date： Jan. 23, 1997
Publication date： Aug. 07, 1998
Summary：
【要約】【課題】アライメントマーク形成領域の占有面積を低減する。【解決手段】層間絶縁膜17にコンタクトアライメントマーク18Aを設け、配線アライメントマーク19Aをゲートアライメントマーク15A上方にやや大きく形成する。同時に遮蔽膜19Sで下方の全ての他のアライメントマークを遮蔽する。このように不透明膜でなるアライメントマーク及び遮蔽膜で下方のアライメントマークを全て遮蔽することにより、順次に積み重ねて形成する。
Claim (excerpt)：
スクライブ領域上に形成された第1のアライメントマーク、前記第1のアライメントマーク上に設けられた第1の層間絶縁膜及び前記第1の層間絶縁膜を選択的に被覆して前記第1のアライメントマーク上方に設けられた不透明膜でなる第2のアライメントマークを有し、前記第1のアライメントマークが第2のアライメントマークで遮蔽されていることを特徴とする半導体基板。
IPC (2)：
FI (2)：
H01L 21/30 502 M
, G03F 9/00 H
