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J-GLOBAL ID：200903093328438694

半導体記憶装置及びその製造方法

Inventor： 竹内 祐司 ,  松井 法晴
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2002090404
Publication number (International publication number)：2003289114
Application date： Mar. 28, 2002
Publication date： Oct. 10, 2003
Summary：

【要約】【課題】 メモリセルにおけるカップリング比を向上させた半導体記憶装置を提供する。【解決手段】 半導体基板1上に複数個形成されたゲート絶縁膜2と、このゲート絶縁膜上に複数個形成され、メモリセルアレイ3を構成する浮遊ゲート電極4と、この浮遊ゲート電極間及びメモリセルアレイ端部5に複数設けられ、メモリセルアレイ内におけるその上面と前記浮遊ゲート電極の上面との高さの差がメモリセルアレイ端におけるその上面と前記浮遊ゲート電極の上面との高さの差よりも大きい素子分離領域6と、浮遊ゲート電極表面上に形成されたゲート間絶縁膜8と、このゲート間絶縁膜上に形成された制御ゲート電極11と、半導体基板中の浮遊ゲート電極端部側面下に形成されたソース・ドレイン拡散層とを有する半導体記憶装置である。

Claim (excerpt)：

半導体基板と、この半導体基板上に複数個形成されたゲート絶縁膜と、このゲート絶縁膜上に複数個形成され、メモリセルアレイを構成する浮遊ゲート電極と、この浮遊ゲート電極間及びメモリセルアレイ端部に複数設けられ、メモリセルアレイ内におけるその上面と前記浮遊ゲート電極の上面との高さの差がメモリセルアレイ端におけるその上面と前記浮遊ゲート電極の上面との高さの差よりも大きい素子分離領域と、前記浮遊ゲート電極表面上に形成されたゲート間絶縁膜と、このゲート間絶縁膜上に形成された制御ゲート電極と、前記半導体基板中の前記浮遊ゲート電極端部側面下に形成されたソース・ドレイン拡散層とを有することを特徴とする半導体記憶装置。

IPC (4)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

F-Term (33)：

5F083EP03 ,  5F083EP04 ,  5F083EP13 ,  5F083EP23 ,  5F083EP54 ,  5F083EP56 ,  5F083EP76 ,  5F083ER22 ,  5F083GA22 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083PR05 ,  5F083PR07 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA28 ,  5F101BA05 ,  5F101BA07 ,  5F101BA12 ,  5F101BA13 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BB17 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH13 ,  5F101BH19