Pat
J-GLOBAL ID：200903093348104598

半導体装置

Inventor：
仲 敏行

About 仲 敏行


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 日向寺 雅彦
Gazette classification：公開公報
Application number (International application number)：2007314551
Publication number (International publication number)：2009141564
Application date： Dec. 05, 2007
Publication date： Jun. 25, 2009
Summary：
【課題】回路規模や消費電力の増大を抑えつつ高分解能でデッドタイムを設定することができる半導体装置を提供する。【解決手段】直列に接続された2つの半導体スイッチング素子を有するスイッチング電源回路と、半導体スイッチング素子をオン/オフさせるためのパルス信号を半導体スイッチング素子に供給するデジタル制御回路と、2つの半導体スイッチング素子が共にオフとなるデッドタイムを設定するデッドタイム設定回路とを備え、デッドタイム設定回路は、直列に接続され互いに遅延値が異なる複数の遅延素子を有する遅延生成回路と、デッドタイムとパルス信号のデューティ比との相関関係に基づいてデッドタイムの設定値を決めるべく遅延生成回路の遅延値を調整する遅延調整回路とを有する。【選択図】図1
Claim (excerpt)：
直列に接続された2つの半導体スイッチング素子を有するスイッチング電源回路と、 前記半導体スイッチング素子をオン/オフさせるためのパルス信号を前記半導体スイッチング素子に供給するデジタル制御回路と、 前記2つの半導体スイッチング素子が共にオフとなるデッドタイムを設定するデッドタイム設定回路と、 を備え、 前記デッドタイム設定回路は、 直列に接続され互いに遅延値が異なる複数の遅延素子を有する遅延生成回路と、 前記デッドタイムと前記パルス信号のデューティ比との相関関係に基づいて前記デッドタイムの設定値を決めるべく、前記遅延生成回路の遅延値を調整する遅延調整回路と、 を有することを特徴とする半導体装置。
IPC (3)：
H03K 17/16 ,  H03K 17/695 ,  H02M 3/155
FI (3)：
H03K17/16 L ,  H03K17/687 B ,  H02M3/155 P
F-Term (29)：
5H730AA14 ,  5H730AA17 ,  5H730AS05 ,  5H730BB13 ,  5H730DD04 ,  5H730EE08 ,  5H730EE13 ,  5H730EE59 ,  5H730FD01 ,  5H730FF06 ,  5H730FG05 ,  5H730XX05 ,  5J055AX27 ,  5J055AX55 ,  5J055AX56 ,  5J055BX16 ,  5J055CX07 ,  5J055CX19 ,  5J055DX13 ,  5J055DX48 ,  5J055DX56 ,  5J055DX83 ,  5J055EX07 ,  5J055EZ13 ,  5J055EZ23 ,  5J055EZ50 ,  5J055FX05 ,  5J055FX12 ,  5J055GX02
Patent cited by the Patent：
Cited by examiner (1)
Article cited by the Patent：
Cited by examiner (1)

Return to Previous Page

TOP

BOTTOM