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J-GLOBAL ID：200903093385944466

半導体装置の製造方法

Inventor： 後藤 寛
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992030269
Publication number (International publication number)：1993226655
Application date： Feb. 18, 1992
Publication date： Sep. 03, 1993
Summary：

【要約】 (修正有)【目的】 二重ゲート構造のFET に関し,両ゲートを位置ずれなく形成することにより, ゲートの浮遊容量を低減する。【構成】 下地絶縁層8上に形成された島状のシリコン層9を, シリコンと選択的エッチングが可能な材料から成る層で暫定的に埋め込み, この暫定層にシリコン層の両端部を表出する竪穴13を形成する。この竪穴にポリシリコンソース・ドレイン電極14を埋め込んだのち暫定層を除去し, 表出した下地絶縁層を, 暫定層との界面から所定深さだけ選択的にエッチングして, シリコン層の下に空隙を形成する。シリコン層およびポリシリコンソース・ドレイン電極の表面に熱酸化膜18を形成したのち, 前記空隙を埋め込みかつシリコン層を覆うポリシリコン層を堆積する。このポリシリコン層を, シリコン層を横切って延在するゲート電極19にパターニングする。このゲート電極は, 前記熱酸化膜を介してシリコン層の上下両面に対向する二重ゲート構造を有する。

Claim (excerpt)：

絶縁体の一表面に島状の半導体層を形成する工程と,該半導体層に対して選択的に除去可能な材料から成る層を該半導体層が形成された該絶縁体表面全体を覆うように暫定的に形成する工程と,該半導体層を横切るように画定されたチャネル領域を介して対向する一対の該半導体層の端部をそれぞれ包含する領域における該暫定層を選択的に除去して該暫定層を貫通し且つ該絶縁体中に該暫定層との界面より深く位置する底を有し且つその内部に該半導体層の前記端部を表出する一対の竪穴を形成する工程と,一導電型不純物を含有し且つ前記端部において該半導体層と接する導電性物質を該竪穴内に選択的に充填して接続端子を形成する工程と,該導電性物質が充填された該竪穴を有する該暫定層を選択的に除去して該絶縁体と該半導体層と該接続端子を表出する工程と,該暫定層を除去して表出された該絶縁体表面を該表面から前記竪穴の底より浅い均一な厚さだけ選択的に除去して該半導体層の下表面を表出する工程と,前記下表面を含む該半導体層の露出表面と前記導電性物質から成る該接続端子の露出表面を熱酸化して第2の絶縁層を形成する工程と,該第2の絶縁層を介して該半導体層の前記露出表面と接する導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 29/784 ,  H01L 27/12