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J-GLOBAL ID：200903093522414003

半導体メモリの製造方法及び容量素子の製造方法

Inventor： 山本 朝恵
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 西村 征生
Gazette classification：公開公報
Application number (International application number)：2000131877
Publication number (International publication number)：2001313379
Application date： Apr. 28, 2000
Publication date： Nov. 09, 2001
Summary：

【要約】【課題】 容量絶縁膜にダメージを与えることなく、容量素子のリーク電流特性の低下を防止する。【解決手段】 開示される半導体メモリの製造方法は、Ru膜から成る下部電極膜16Aを形成した後レジスト17をマスクとして不要な下部電極膜16Aを除去して下部電極16を形成し、レジスト17をアッシングにより除去した後、下部電極16表面のみに緩衝膜としての役割を担うRu膜から成る選択成長膜18を選択成長させ、この後にTa2O5膜から成る容量絶縁膜20を形成する。

Claim (excerpt)：

半導体基板上にメモリセルトランジスタ及びその拡散領域に接続されたシリンダ型容量素子を備えた半導体メモリの製造方法であって、前記半導体基板上に前記メモリセルトランジスタを形成した後全面に層間絶縁膜を形成する工程と、前記層間絶縁膜の所定の個所に前記シリンダ型容量素子を形成するためのシリンダ溝を形成する工程と、その後全面に下部電極膜を形成する工程と、その後前記シリンダ溝内にのみレジストが残存するようにレジスト処理する工程と、その後余分な前記下部電極膜を除去して前記シリンダ溝内にのみ下部電極膜を残す工程と、その後全面に容量絶縁膜及び上部電極膜を形成する工程とを含むことを特徴とする半導体メモリの製造方法。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

F-Term (20)：

5F083AD10 ,  5F083AD26 ,  5F083AD48 ,  5F083GA06 ,  5F083GA21 ,  5F083GA25 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083PR03 ,  5F083PR05 ,  5F083PR39 ,  5F083PR40