Pat
J-GLOBAL ID：200903093573104599
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
菅野 中
Gazette classification：公開公報
Application number (International application number)：1997007648
Publication number (International publication number)：1998209151
Application date： Jan. 20, 1997
Publication date： Aug. 07, 1998
Summary：
【要約】【課題】 通電によるゲートリーク電流の増大や、SiN膜中の電荷トラップの充放電による耐圧の変動,ドレイン電流の減少といった素子特性劣化や、保護膜と半導体の界面に存在する界面準位に起因するゲートラグ,膜ストレスによるしきい値電圧の変動を改善する。【解決手段】 ゲート電極5とドレイン電極7やソース電極6以外の半導体表面上の部分を覆うSiN膜9を触媒CVD法を用いて成膜する。プラズマCVD法により成膜した場合と比べてゲートリーク電流の増大や、プラズマダメージによるゲートラグが抑制される。また、SiN膜9中の水素濃度が低減されるため、耐圧の変動も抑制される。また、SiN膜9のストレスが従来のSinより1/10程度に低減されるため、しきい値電圧の変動も低減される。
Claim (excerpt)：
電極以外の部分に露出した半導体上に高抵抗材料薄膜を有する半導体装置の製造方法であって、前記薄膜のうち半導体に接触している部分を触媒CVD法を用いて成膜することを特徴とする半導体装置の製造方法。
IPC (7)：
H01L 21/318
, H01L 29/205
, H01L 21/331
, H01L 29/73
, H01L 29/778
, H01L 21/338
, H01L 29/812
H01L 21/318 B
, H01L 29/205
, H01L 29/72
, H01L 29/80 H
