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J-GLOBAL ID：200903093686693620

ダイナミックRAM

Inventor： 杉林 直彦 ,  成竹 功夫 ,  藤田 真盛
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993022230
Publication number (International publication number)：1994236684
Application date： Feb. 10, 1993
Publication date： Aug. 23, 1994
Summary：

【要約】【目的】 二重ワード線を用いたダイナミックRAMで、メインワード線のスキューによる遅延を低減する。【構成】 メインワードデコーダ列の延長線上の周辺回路部にワード線選択電源活性化信号線S1の駆動回路C2を配置する。するとC2から出力されワード線選択電源線制御回路C3を駆動する信号がS1を流れる方向と、メインワード線MWLでの信号の流れる方向とが一致する。その上で制御回路C3をワードドライバ列WDと同間隔で配置し、このC3によって制御されるワード線選択電源線駆動回路C4をワードドライバ列WDの端に配置し、信号線S1の太さを調整すると、メインワード線と信号線S1の配線遅延が一致し、遅延を最小限にできる。しかも、センスアンプ電源回路活性化信号の駆動回路をセンスアンプ列とメインワードデコーダ列の交点に配置するので、メインワード線とセンスアンプ電源活性化信号の配線遅延を揃えることができさらに高速になる。

Claim (excerpt)：

二重ワード線を用いるダイナミックRAMにおいて、NチャンネルMOSトランジスタのみで構成されたワードドライバ回路を有し、ワードドライバ列の端にワード線選択電源線の駆動回路を有し、メインワードデコーダ列の延長線上の周辺回路部にワード線選択電源線活性化信号線の駆動回路を配置し、センスアンプ電源回路活性化信号の駆動回路をセンスアンプ列とメインワードデコーダ列の交点に配置することを特徴とするダイナミックRAM。

IPC (2)：

G11C 11/407 ,  H01L 27/108

FI (2)：

G11C 11/34 354 D ,  H01L 27/10 325 R