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J-GLOBAL ID：200903093788743959

統合デバッグ回路を利用する集積回路の試験方法

Inventor： ロバート・アール・イマーク ,  ダニエル・エイ・バークラム
Applicant, Patent owner： ヒューレット・パッカード・カンパニー
Agent (1)： 岡田 次生 (外2名)
Gazette classification：公開公報
Application number (International application number)：2002139368
Publication number (International publication number)：2003036183
Application date： May. 15, 2002
Publication date： Feb. 07, 2003
Summary：

【要約】【課題】マイクロプロセッサ試験入力を試験ハードウェア入力と統合することができる試験方法を提供する。【解決手段】本発明は、集積回路110をシミュレートし、集積回路への入力ベクトルおよび集積回路からの予測出力を生成する。この入力ベクトルと予測出力は、テストベクトルを回路シミュレータに入力することによって生成される。前記集積回路は、前記入力ベクトル113を使用して試験され、第1の出力を生成する。テストハードウェアベクトル109は、前記集積回路に関する状態情報を捕らえるために作成される。テストハードウェアベクトルと入力ベクトルは結合されて結合入力ベクトル111を生成する。この結合入力ベクトルを修正し、その結果得られる出力を評価することによって、集積回路上でデバッグを実行する。

Claim (excerpt)：

入力ベクトル情報および試験ハードウェアベクトル情報を含む結合入力ベクトルを作成するステップと、前記結合入力ベクトルを用いて前記回路をデバッグし、得られる出力を生成するステップと、前記結合入力ベクトルを修正して、修正結合入力ベクトルを作成するステップと、前記修正結合入力ベクトルを用いて前記回路を試験するステップと、を含む、回路の試験方法。

IPC (5)：

G06F 11/22 310 ,  G06F 11/22 ,  G06F 11/22 330 ,  G01R 31/28 ,  G01R 31/3183

FI (5)：

G06F 11/22 310 F ,  G06F 11/22 310 B ,  G06F 11/22 330 B ,  G01R 31/28 F ,  G01R 31/28 Q

F-Term (14)：

2G132AA01 ,  2G132AA03 ,  2G132AA20 ,  2G132AC10 ,  2G132AD07 ,  2G132AG14 ,  2G132AG15 ,  2G132AL09 ,  2G132AL11 ,  5B048AA20 ,  5B048CC02 ,  5B048DD05 ,  5B048DD10 ,  5B048DD13