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J-GLOBAL ID：200903093858376703

半導体装置の製造方法

Inventor： 佐々木 圭一 ,  金子 尚史 ,  早坂 伸夫
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2000163046
Publication number (International publication number)：2001345324
Application date： May. 31, 2000
Publication date： Dec. 14, 2001
Summary：

【要約】【課題】厚膜の平坦化工程にかかる時間を短縮する。【解決手段】Siウェハ10及び層間絶縁膜13にホール31を形成する工程と、該ホール内が埋め込まれるように、Cu膜33,34を形成する工程と、Cu膜33,34に対して、ウエットエッチングを行う工程と、Cu膜33,34に対して化学的機械研磨を行って、Cu膜33,34の表面を平坦化しつつホール31以外のCu膜33,34を除去する工程とを含む。

Claim (excerpt)：

半導体基板を含む被処理基板上に膜を堆積する工程と、前記膜に対して、エッチングと化学的機械研磨とを順次を行って、前記膜の表面を平坦化するする工程とを含むことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/3205 ,  H01L 21/304 622 ,  H01L 21/306

FI (5)：

H01L 21/304 622 X ,  H01L 21/88 K ,  H01L 21/306 F ,  H01L 21/306 M ,  H01L 21/88 M

F-Term (20)：

5F033JJ07 ,  5F033JJ11 ,  5F033JJ21 ,  5F033MM30 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ19 ,  5F033QQ48 ,  5F033QQ49 ,  5F033XX01 ,  5F043AA26 ,  5F043BB18 ,  5F043DD12 ,  5F043DD16 ,  5F043EE07 ,  5F043EE08 ,  5F043FF07 ,  5F043GG02

Patent cited by the Patent：

Cited by examiner (3)

• 埋め込み配線の形成方法
  Gazette classification：公開公報   Application number：特願平10-362194   Applicant：三菱電機株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平10-361218   Applicant：ローム株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平11-037330   Applicant：三菱電機株式会社