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J-GLOBAL ID：200903094081346135

スーパースカラ・プロセッサの電力消費を減少させる回路及び方法

Inventor： ガビィ・ジェイ・セーレム ,  テリー・リー・ウィークレイ
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 合田 潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995186862
Publication number (International publication number)：1996077000
Application date： Jul. 24, 1995
Publication date： Mar. 22, 1996
Summary：

【要約】 (修正有)【課題】パフォーマンスの大きな低下なしにプロセッサによる消費電力を減少させる。【解決手段】拡張マイクロプロセッサ278は、必要な命令がプリフェッチ・バッファ104に存在する時、命令キャッシュ102からの命令のプリフェッチを排除するように構成された第1及び第2部分を有する。それらは、プリフェッチ・バッファ104、ブランチ・ターゲット・キャッシュ108、制御装置110、及び実行装置112とコミュニケーション関係にある。第1部分は、同じバッファ104内にブランチ・ターゲットを有する順方向又は逆方向ブランチ命令に、及び次に続くバッファ104内にブランチ・ターゲットを有する順方向ブランチ命令に応答し、命令のプリフェッチを禁止するように構成される。第2部分は、直前のバッファ104内にブランチ・ターゲットを有する逆方向ブランチ命令に応答し、プリフェッチを防ぐためのプリフェッチ禁止信号をアサートするように構成される。

Claim (excerpt)：

システム・メモリを持ったコンピュータ・システムにおいて使用するマイクロプロセッサであって、(a)プロセッサ命令を、前記マイクロプロセッサにより前記命令を実行させるに適したコードにデコードするよう構成された命令デコーダと、(b)ブランチ・ターゲット情報を記憶するように構成され、命令がブランチ・ターゲットを有するブランチ命令であることを前記命令デコーダが決定したことに応答してブランチ・ターゲット情報を供給するに構成されたブランチ・ターゲット・キャッシュと、(c)前記ブランチ・ターゲット・キャッシュと回路コミュニケーション関係にあり、各々がシステム・メモリから読み取られた少なくとも1つの命令を含む複数個の命令ラインより成る少なくとも1つのコード・ブロックを記憶するように構成された命令キャッシュと、(d)前記命令デコーダ及び前記命令キャッシュと回路コミュニケーション関係にあり、前記命令キャッシュ又は前記システム・メモリからコピーされた少なくとも第1プロセッサ命令ライン及び第2プロセッサ命令ラインを記憶するように構成されたプリフェッチ・バッファと、(e)前記命令デコーダと回路コミュニケーション関係にあり、前記システム・メモリから前記命令キャッシュにコード・ブロックをプリフェッチするように構成され、前記命令キャッシュから前記プリフェッチ・バッファに命令をコピーするように構成された制御回路と、(f)前記プリフェッチ・バッファ、前記ブランチ・ターゲット・キャッシュ、前記制御回路、及び実行回路と回路コミュニケーション関係にあり、前記プリフェッチバッファ及びブランチ・ターゲット情報の内容に応答してプリフェッチ禁止信号を発生するように構成され、前記ブランチ・ターゲット情報が前記プリフェッチ・バッファにおける前記命令の1つにあることを決定するプリフェッチ禁止回路と、を含み、前記制御回路は、前記実行回路が前記プリフェッチ・バッファからの命令を実行し続けることを可能にしながら、前記プリフェッチ禁止回路によって発生されたプリフェッチ禁止信号に応答して前記命令キャッシュから前記プリフェッチ・バッファへのプリフェッチを禁止するように構成されたことを特徴とするマイクロプロセッサ。

Patent cited by the Patent：

Cited by examiner (1)

• 特開平4-090027