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J-GLOBAL ID：200903094274546018

多重レベル階層回路設計用のターゲット生成の方法

Inventor： ジーテンドラ・アプテ ,  ラージェシュ・グプタ
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 合田 潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995083682
Publication number (International publication number)：1995282128
Application date： Apr. 10, 1995
Publication date： Oct. 27, 1995
Summary：

【要約】【目的】 多重レベル階層回路設計用の改良されたターゲット生成手法を提供する。【構成】 回路設計の階層設計記述と遅延制約とを提供するステップと、回路設計の各ネットおよびマクロ・セルのネット尺度を生成し、設計記述に基づいて回路設計のマクロ・セルごとに抽象遅延モデルを生成するステップであって、ネット尺度が面積駆動設計に基づくネットの推定長さから導出されたネットの推定抵抗容量性遅延であり、抽象遅延モデルがマクロ・セルを通る遅延の記述である、前記生成ステップと、ネット尺度、抽象遅延モデルおよび遅延制約に基づいて、ネットおよびマクロ・セルの遅延ターゲットを生成するステップと、遅延ターゲットに基づいて回路設計を作成するステップとによって、多重レベル階層回路設計を作成するための、遅延ターゲットの生成を行う。

Claim (excerpt)：

(a)多重レベル階層回路設計のマクロ・セルを含むセル、入出力ポートおよびネットの間の相互関係を記述する、多重レベル階層回路設計の階層設計記述と、前記多重レベル階層回路設計の遅延制約とを提供するステップと、(b)階層設計記述に基づいて、多重レベル階層回路設計のネットおよびマクロ・セルのそれぞれについて、面積駆動設計に基づくネットの推定長さから導出されたネットの推定抵抗容量性遅延であるネット尺度を生成し、多重レベル階層回路設計のマクロ・セルのそれぞれについて、マクロ・セルを介する遅延の記述である抽象モデルを生成するステップと、(c)ネット尺度、抽象遅延モデルおよび遅延制約に基づいて、ネットおよびマクロ・セルの遅延ターゲットを生成するステップと、(d)前記遅延ターゲットに基づいて、多重レベル階層回路設計を作成するステップとを含む、多重レベル階層回路設計を作成するために遅延ターゲットを生成する方法。

FI (2)：

G06F 15/60 654 G ,  G06F 15/60 656 D