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J-GLOBAL ID：200903094298041472
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
野口 繁雄
Gazette classification：公開公報
Application number (International application number)：1998032085
Publication number (International publication number)：1999214536
Application date： Jan. 28, 1998
Publication date： Aug. 06, 1999
Summary：
【要約】【課題】 サリサイド工程を含む半導体装置の製造方法において、半導体装置の電気的特性の低下を抑制し、歩留まりを向上させる。【解決手段】 ゲート電極45a,45bとなる多結晶又は非晶質のシリコン膜44上にシリコン酸化膜46を形成し、さらにその上にシリサイド層62となる多結晶又は非晶質のシリコン膜48を形成する。その後のサリサイド工程により、シリコン酸化膜46及びシリコン膜48は完全にシリサイド化されてシリサイド層62になる。
Claim (excerpt)：
以下の工程を含むことを特徴とする半導体装置の製造方法。(A)半導体基板表面上に、ゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極となる多結晶又は非晶質の第1のシリコン膜を形成する工程、(B)少なくとも一方の導電型の不純物注入を含み、前記第1のシリコン膜をnチャネル型トランジスタ領域ではn型、pチャネル型トランジスタ領域ではp型とする工程、(C)前記第1のシリコン膜上に、シリサイド膜となるノンドープな多結晶又は非晶質の第2のシリコン膜を形成する工程、(D)前記第2のシリコン膜上に、前記第1のシリコン膜及び前記第2のシリコン膜をパターニングするためのマスクとなるレジストパターンを形成し、前記レジストパターンをマスクとして、前記第1のシリコン膜及び前記第2のシリコン膜を異方性エッチングによりパターニングして多層ゲート電極を形成する工程、(E)前記多層ゲート電極を含む前記半導体基板上に絶縁膜を形成し、エッチバックにより前記多層ゲート電極上面及び素子領域の前記半導体基板を露出させるとともに前記多層ゲート電極の側壁に隣接してゲート電極側壁絶縁膜を形成する工程、(F)前記多層ゲート電極及び前記素子領域を含む前記半導体基板上に高融点金属膜を形成し、加熱処理をして前記高融点金属膜をシリサイド化してシリサイド膜を形成するとともに、前記第2のシリコン膜を消失させ、その後、未反応の前記高融点金属膜を除去し、さらにその後、加熱処理をして前記シリサイド膜を低抵抗なシリサイド膜に相転移させる工程。
IPC (5)：
H01L 21/8238
, H01L 27/092
, H01L 21/28 301
, H01L 29/78
, H01L 21/336
H01L 27/08 321 C
, H01L 21/28 301 T
, H01L 29/78 301 P
