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J-GLOBAL ID：200903094402255676

半導体装置の製造方法

Inventor： 上野 嘉一 ,  黒田 隆彦 ,  入野田 貢 ,  伊藤 和典 ,  石田 守
Applicant, Patent owner： 株式会社リコー
Agent (1)： 野口 繁雄
Gazette classification：公開公報
Application number (International application number)：1996307054
Publication number (International publication number)：1998135191
Application date： Oct. 31, 1996
Publication date： May. 22, 1998
Summary：

【要約】【課題】 小さいサイズのビアホール部に多大なオーバーエッチングが生じないように層間絶縁膜をエッチングする。【解決手段】 第1段階のエッチングとして、ビアホール用のレジストパターンをマスクとして層間絶縁膜10を一部エッチングし、メタル配線8a上に形成される大きいサイズのビアホール12aとメタル配線8b上に形成される小さいサイズのビアホール12bに、一部の層間絶縁膜10a,10bを残す。このときのエッチングは、小さいサイズのビアホールではエッチレートが遅く、かつあるエッチング量でエッチングが停止するような条件を選択する。次に、第2段階のエッチングとして、エッチレートやエッチング量がビアホールサイズ依存性を持たない通常のエッチング条件に切り換え、残った層間絶縁膜10aと10bを同時にエッチングし、同時刻にジャストエッチとする。

Claim (excerpt)：

半導体装置の多層配線部の形成に以下の工程(A)から(C)を含んでビアホールを形成することを特徴とする半導体装置の製造方法。(A)下層配線が形成された後、段差をもつ表面に平坦化された層間絶縁膜を形成する工程、(B)前記層間絶縁膜上にレジスト層を形成し、そのレジスト層には前記下層配線の高さの高い位置に形成されるビアホールのサイズよりも前記下層配線の高さの低い位置に形成されるビアホールのサイズの方が大きいビアホールパターン用のレジストパターンを形成するリソグラフィ工程、(C)前記レジストパターンをマスクとし、レジストパターンの開口の大きさがある値よりも小さくなるとエッチレートが減少するとともに、エッチング量も制約を受けるようになるサイズ依存性をもつ条件で前記層間絶縁膜をエッチングする段階を含んでビアホールを形成するドライエッチング工程。

IPC (3)：

H01L 21/3065 ,  H01L 21/3213 ,  H01L 21/768

FI (3)：

H01L 21/302 J ,  H01L 21/88 D ,  H01L 21/90 B