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J-GLOBAL ID：200903094501071650

半導体製造工程における品質補正方法

Inventor： 柴田 洋司
Applicant, Patent owner： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
Agent (1)： 柏谷 昭司 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995213161
Publication number (International publication number)：1997064187
Application date： Aug. 22, 1995
Publication date： Mar. 07, 1997
Summary：

【要約】【目的】 半導体製造工程における品質補正方法に関し、製品管理者による製品実力評価を待つことなく、製造工程内で部分的な高精度の補正を行ってから最終製品を量産を開始することによってTATを短縮する。【構成】 各製造工程のバラツキを各製造工程毎の試験によって監視し、各製造工程におけるバラツキを配線層パターンをクリティカルパスに関する図形データとその他の図形データとに分けてマスクを補正することによって製品の品質を補正したのち、量産を開始する。

Claim (excerpt)：

製造工程のバラツキを前記製造工程毎の試験によって監視し、前記製造工程におけるバラツキを配線層パターンのマスクを補正することによって修正する際に、前記配線層パターンをクリティカルパスに関する図形データとその他の図形データとに分けて補正することを特徴とする半導体製造工程における品質補正方法。

IPC (5)：

H01L 21/82 ,  G06F 17/50 ,  H01L 21/02 ,  H01L 21/027 ,  H01L 21/66

FI (5)：

H01L 21/82 C ,  H01L 21/02 Z ,  H01L 21/66 Z ,  G06F 15/60 658 U ,  H01L 21/30 502 W