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J-GLOBAL ID：200903094544414526

情報処理装置

Inventor： 持田 哲也 ,  川口 仁 ,  小林 一司 ,  岡澤 宏一 ,  西岡 清和 ,  神牧 秀樹
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 富田 和子
Gazette classification：公開公報
Application number (International application number)：1992126445
Publication number (International publication number)：1993324478
Application date： May. 19, 1992
Publication date： Dec. 07, 1993
Summary：

【要約】【目的】アドレス変換バッファの構成を任意に変更できるようにする。【構成】CPU120がバス121につながるレジスタ設定回路105を介してTLB本数レジスタ106に、使用するアドレス変換バッファ108のバッファ本数を設定する。さて、TLB更新ポインタ102の値は、アドレス変換バッファ108への書き込みが実行される度に値がインクリメンタ103により1ずつインクリメントされる。そして、アドレス変換バッファ108の更新位置を指定するTLB更新ポインタ102の値が、TLB本数レジスタ106の設定値と一致すると、コンパレータ104の一致判定が真となり、これがインクリメンタ103の値をゼロにし、その結果、TLB更新ポインタ102の次の値は、ゼロになる。

Claim (excerpt)：

入出力装置と、中央処理装置と、主記憶装置と、前記入出力装置もしくは中央処理装置が用いる論理アドレスを前記主記憶装置の物理アドレスに変換する動的アドレス変換機構とを有する情報処理装置であって、前記動的アドレス変換機構は、前記入出力装置もしくは中央処理装置が用いる論理アドレスと前記主記憶装置の物理アドレスとの対応を記述したアドレス変換テ-ブルと、前記アドレス変換テ-ブルを用いて過去に変換した論理アドレスと物理アドレスの対応内容を、それぞれ保存可能なバッファを複数備えたアドレス変換バッファと、変換対象の論理アドレスについての前記対応が前記アドレス変換バッファに保存されている場合には、当該保存内容を用いて前記変換を行い、変換対象の論理アドレスについての前記対応が前記アドレス変換バッファに保存されていない場合には、前記アドレス変換テ-ブルを用いて前記変換を行い、かつ、変換した論理アドレスと物理アドレスの対応内容によって、前記アドレス変換バッファのうちの、いずれかのバッファの保存内容を更新する変換制御手段とを有し、情報処理装置は、前記論理アドレスと物理アドレスの対応内容の保存に用いる前記バッファ数を指定する、中央処理装置からアクセス可能なレジスタと、前記レジスタの設定内容に応じて、前記バッファの更新時に、更新の対象と成りえるバッファを制限するバッファ数制御手段とを有することを特徴とする情報処理装置。

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭53-109442
  
• 特開昭57-133581
  
• 特開昭62-251855
  
• 特開昭63-178354