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J-GLOBAL ID：200903094640668903

半導体素子形成方法

Inventor： 小出 二郎
Applicant, Patent owner： セイコーエプソン株式会社
Agent (1)： 鈴木 喜三郎 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997160152
Publication number (International publication number)：1999008318
Application date： Jun. 17, 1997
Publication date： Jan. 12, 1999
Summary：

【要約】【課題】素子形成面積をPMOS,NMOS共に同等サイズで済むようにし、且つCMOS回路特性を犠牲にしないCMOS半導体素子構造を提供すること。【解決手段】素子の能力アンバランス是正の具体的方法として、PMOS、NMOSそれぞれのゲート酸化膜厚を変更する。PMOS形成エリアのゲート酸化膜の厚さをTox(P)、NMOS形成エリアのゲート酸化膜の厚さをTox(N)とすると、概ねTox(P)≒1/2.5〜1/3Tox(N)という関係を保つ。このように素子の電流能力を決定づけるゲート酸化膜の厚さを調整することにより、移動度の差を完全に吸収することが可能となる訳である。【効果】CMOS回路の特徴といえるノイズマージンを大きく改善できる。またPMOS素子形成エリアサイズをNMOSと同等に縮小できる結果、基本セルの占有面積減少、I/Oパッド部の素子占有面積減少が実現できる。

Claim (excerpt)：

シリコン基板上へ集積されるCMOS半導体素子の形成において、1.CMOS構成基本素子、即ちPチャネルMOSFET、NチャネルMOSFETの素子形成エリアサイズが概ね等しく、2.且つPMOSFETのゲート酸化膜厚を、NMOSFETの酸化膜厚の1/2〜1/3の範囲において薄く形成してなることを特徴とする半導体素子形成方法。

IPC (2)：

H01L 21/8238 ,  H01L 27/092