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J-GLOBAL ID：200903094685117851
高電圧MOSトランジスタ及び低電圧MOSトランジスタを有する半導体デバイス及びその製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994311400
Publication number (International publication number)：1995302843
Application date： Nov. 09, 1994
Publication date： Nov. 14, 1995
Summary：
【要約】【目的】 連続高電圧作動条件下での信頼性を改善すること。【構成】 NMOSトランジスタ(78)およびPMOSトランジスタ(82b)を含む高電圧部分と、NMOSトランジスタ(80)およびPMOSトランジスタ(82a)を含む低電圧部分が半導体デバイス(76)に設けられる。高電圧NMOSトランジスタ(78)は、ゲート(78)に自己整合されたN-領域(90a1、90b1)とゲート(78)の側壁に形成された側壁スペーサ(91)に自己整合されたN+領域(90a2、90b2)を有するソース/ドレイン領域(90a、90b)を含む。
Claim (excerpt)：
P形半導体材料の層上に形成され、この層より絶縁された第1ゲート、前記第1ゲートの側壁に形成された第1対の側壁スペーサ、およびP形半導体材料の前記側壁内に形成された第1対のN形ソース/ドレイン領域を含み、前記第1対のN形ソース/ドレイン領域の各々は前記第1ゲートに自己整合された第1部分および前記第1対の側壁スペーサの1つに自己整合された第2部分を有し、前記第2部分は前記第1部分よりも多くドープされた、第1NMOSトランジスタと、P形半導体材料の前記層上に形成され、この層より絶縁された第2ゲート、絶縁第2ゲートの側壁に形成された第2対の側壁スペーサ、およびP形半導体材料の絶縁層内に形成された第2対のN形ソース/ドレイン領域を含み、絶縁第2対のN形ソース/ドレイン領域の各々は前記第2対の側壁スペーサの一方と自己整合された第2NMOSトランジスタとを備えた半導体デバイス。
IPC (2)：
H01L 21/8238
, H01L 27/092
