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J-GLOBAL ID：200903094721435563

半導体基板の製造方法

Inventor： 古 川 和 由 ,  福 田 潔
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993129605
Publication number (International publication number)：1994338604
Application date： May. 31, 1993
Publication date： Dec. 06, 1994
Summary：

【要約】【目的】 エピタキシャル成長工程を使用せずに、薄いSOI層を持つ半導体基板の製造方法を提供する。【構成】 ウェーハの表面部に1019/cm3 以上の濃度のボロンを含む高濃度P型層を形成する工程と、このウェーハを、ボロンの拡散を防止する膜を介在させて支持基板と接合して一体化する工程と、支持基板と一体化されたウェーハのうち、高濃度P型層以外の部位を除去する工程と、高濃度P型層が残された支持基板を熱処理し、高濃度P型層のボロンを支持基板の表面から外へ、または、支持基板との間にある膜の中へ拡散させ、ボロンの濃度を低減させる工程とを含むものである。

Claim (excerpt)：

SOI構造の半導体基板の製造方法において、ウェーハの表面部に1019/cm3 以上の濃度のボロンを含む高濃度P型層を形成する工程と、前記ウェーハを、ボロンの拡散を防止する膜を介在させて支持基板と接合して一体化する工程と、前記支持基板と一体化された前記ウェーハのうち、高濃度P型層以外の部位を除去する工程と、前記高濃度P型層が残された前記支持基板を熱処理し、前記高濃度P型層のボロンを前記支持基板の表面から外へ、または、前記支持基板との間にある前記膜の中へ拡散させ、ボロンの濃度を低減させる工程と、を含むことを特徴とする半導体基板の製造方法。

IPC (2)：

H01L 27/12 ,  H01L 21/02