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J-GLOBAL ID：200903094846445692

半導体基板及びその作製方法

Inventor： 佐藤 信彦 ,  坂口 清文 ,  米原 隆夫
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 山下 穣平
Gazette classification：公開公報
Application number (International application number)：1998072006
Publication number (International publication number)：1998326882
Application date： Mar. 20, 1998
Publication date： Dec. 08, 1998
Summary：

【要約】【課題】 高品質SOIウエハの制御性、生産性、経済性に優れた作製方法とそれによって作製されたウエハを提供する。【解決手段】 貼り合わせによって作製するウエハにおいて、貼り合わせ後に、第1のSi基体2の主面側に形成した表面に低多孔度薄層12と高多孔度層13を含む多孔質領域1中の高多孔度層界面で分離し、非多孔質層14を第2の基板3上に移設する。高多孔度層で分離したのち、残留する低多孔度薄層12は水素アニールなどの平滑化処理によって、選択エッチングを用いずに非多孔質化する。

Claim (excerpt)：

多孔度の異なる少なくとも2つの層を含む多孔質領域と、前記多孔質領域上の非多孔質層とを有する第1の基体を用意する工程、前記第1の基体の前記非多孔質層の表面と、第2の基体の表面と、を貼り合わせる工程と、前記第1及び前記第2の基体を分離して、前記非多孔質層を前記第2の基体に移す工程と、前記第2の基体の分離面に残留する多孔質領域の残留部を除去又は非多孔質化して、前記分離面を平滑化する工程と、を含み、前記第1の基体を用意する工程は、厚さ1μm以下の第1の多孔質層と、前記第1の多孔質層に隣接し且つ多孔度の高い第2の多孔質層と、前記第1の多孔質層に隣接する前記非多孔質層と、を形成する工程を含むことを特徴とする半導体基板の作製方法。

Patent cited by the Patent：

Cited by examiner (1)

• 薄膜半導体の製造方法
  Gazette classification：公開公報   Application number：特願平8-234490   Applicant：ソニー株式会社