Pat

J-GLOBAL ID：200903094928966046

電圧昇圧回路

Inventor： 宮下 工
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992251234
Publication number (International publication number)：1994105538
Application date： Sep. 21, 1992
Publication date： Apr. 15, 1994
Summary：

【要約】【目的】多段に接続しても昇圧効率の悪化しない電圧昇圧回路の提供を目的とする。【構成】本発明は、複数のMOSトランジスタT1A、T2Aからなる第1のトランジスタ列A及び該第1のトランジスタ列Aと同数のMOSトランジスタT1B、T2Bからなる第2のトランジスタ列Bを備え、前記トランジスタ列A、Bの各ノードN1A、N2A、N1B、N2Bと、ノンオーバラップの2相クロック電源φ1 、φ2 との間にそれぞれコンデンサC1A、C2A、C1B、C2Bを接続し、前記第1のトランジスタ列Aを構成する各MOSトランジスタT1A、T2Aのゲートを第2のトランジスタ列Bの各ノードN1B、N2Bに接続すると共に、前記第2のトランジスタ列Bを構成する各MOSトランジスタT1B、T2Bのゲートを第1のトランジスタ列Aの各ノードN1A、N2Aに接続して構成することを特徴とする。

Claim (excerpt)：

複数のMOSトランジスタ(T1A、T2A)からなる第1のトランジスタ列(A)及び該第1のトランジスタ列(A)と同数のMOSトランジスタ(T1B、T2B)からなる第2のトランジスタ列(B)を備え、前記トランジスタ列(A、B)の各ノード(N1A、N2A、N1B、N2B)と、ノンオーバラップの2相クロック電源(φ1 、φ2 )との間にそれぞれコンデンサ(C1A、C2A、C1B、C2B)を接続し、前記第1のトランジスタ列(A)を構成する各MOSトランジスタ(T1A、T2A)のゲートを第2のトランジスタ列(B)の各ノード(N1B、N2B)に接続すると共に、前記第2のトランジスタ列(B)を構成する各MOSトランジスタ(T1B、T2B)のゲートを第1のトランジスタ列(A)の各ノード(N1A、N2A)に接続して構成することを特徴とする電圧昇圧回路。

IPC (2)：

H02M 3/07 ,  H01L 27/088