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J-GLOBAL ID：200903094965384014

半導体装置とその製造方法およびその制御方法

Inventor： 武井 学
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：2001159178
Publication number (International publication number)：2002319676
Application date： May. 28, 2001
Publication date： Oct. 31, 2002
Summary：

【要約】【課題】IGBT動作時およびダイオード順動作時のオン電圧が低く、また、ダイオード逆動作時の逆回復電流が小さく、ソフトリカバリー特性となる半導体装置およびその製造方法を提供すること。【解決手段】半導体基板100の表面層にpベース領域2を形成し、このpベース領域2の表面層にn+ エミッタ領域3を形成し、この半導体基板100の外周部と裏面側に、pベース領域2を取り囲むようにp+ コレクタ領域5(側面に形成されるp+ 領域15と裏面側p+ コレクタ領域5a)が形成され、裏面のp+ コレクタ領域5の厚さを1μm程度とする。

Claim (excerpt)：

第1導電形半導体基板の第1主面の表面層に選択的に形成される第2導電形ベース領域と、該ベース領域の表面層に選択的に形成される第1導電形エミッタ領域と、前記半導体基板と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記半導体基板の第2主面の表面層に形成される第2導電形コレクタ領域と、前記エミッタ領域上と前記ベース領域上に選択的に形成されるエミッタ電極と、前記コレクタ領域上に形成されるコレクタ電極とを有する半導体装置において、前記第1導電形半導体基板と前記コレクタ領域との境界に形成されるpn接合の逆方向のアバランシェ電圧が、前記第1導電形半導体基板と前記第2導電形ベース領域との境界に形成されるpn接合の順方向のアバランシェ電圧より、高いことを特徴とする半導体装置。

IPC (2)：

H01L 29/78 655 ,  H01L 29/78 653

FI (3)：

H01L 29/78 655 C ,  H01L 29/78 653 A ,  H01L 29/78 655 F