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J-GLOBAL ID：200903095002518682
不揮発性半導体記憶装置
Inventor：
Applicant, Patent owner：
Agent (1)：
柿本 恭成
Gazette classification：公開公報
Application number (International application number)：1998007227
Publication number (International publication number)：1999203879
Application date： Jan. 19, 1998
Publication date： Jul. 30, 1999
Summary：
【要約】【課題】 ベリファイのための制御回路を簡素化するとともに、ベリファイ時間を短縮可能なEEPROMを提供する。【解決手段】 各ページラッチ80iに書き込み用のデータの格納後、各ページラッチ80iの内容に従って1ワードのメモリセル101j〜10mjにデータを書き込む。書き込み終了後、1ワードのメモリセル101j〜10mjを選択するとともに、各ページラッチ80iのデータをビット線BLiに出力する。所定時間の経過後、各ビット線BLi上のデータを各ページラッチ80iに再格納する。この時、各メモリセル10ijにデータが正しく書き込まれていれば、ページラッチ80iは“L”、誤っていれば“H”となる。各ページラッチ80iの内容を、データ検証線DLでワイヤードOR接続し、ベリファイ部100で1ワードのメモリセル101j〜10mjの書き込み状態を一括して検証する。
Claim (excerpt)：
平行して配置されメモリセル選択用の選択信号が出力される複数のワード線と、前記ワード線に直交して配置された複数のビット線と、前記複数のワード線と前記複数のビット線との各交差箇所に配置され、それぞれ該ビット線に接続されたドレイン、該ワード線に接続されたコントロールゲート、共通のソース線に接続されたソース、及びフローティングゲートを有し、該コントロールゲートを介して該フローティングゲートに充電された電荷によって電源切断後もデータを記憶する電界効果トランジスタで構成された複数のメモリセルと、前記各ビット線毎に設けられ、格納信号が与えられた時には該ビット線を介して与えられる前記データを格納し、書き込み信号が与えられた時には該格納されたデータを該ビット線に出力し、検証信号が与えられた時には前記選択信号で選択された前記メモリセルから出力されたデータを再格納し、判定信号が与えられた時には該再格納されたデータに応じて出力ノードに対する出力電圧を制御する複数の格納手段と、共通のデータ検証線を介して前記複数の格納手段の前記出力ノードに共通に接続され、前記判定信号が与えられた時に該データ検証線に検証電圧を出力するとともに、該複数の格納手段に再格納された前記メモリセルのデータが正常か否かを該データ検証線の電圧に基づいて一括して検証する検証手段とを、備えたことを特徴とする不揮発性半導体記憶装置。
FI (2)：
G11C 17/00 611 A
, G11C 17/00 601 T
