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J-GLOBAL ID：200903095099203192
薄膜トランジスタの製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
杉村 次郎
Gazette classification：公開公報
Application number (International application number)：1992116757
Publication number (International publication number)：1993291292
Application date： Apr. 10, 1992
Publication date： Nov. 05, 1993
Summary：
【要約】【目的】 オフセットゲート構造の薄膜トランジスタにおいて、微細なオフセット長を容易に且つ高精度に得る。【構成】 ゲート電極4の側壁にプラズマCVDによりサイドウォール5aを形成し、このサイドウォール5aとゲート電極4をマスクとしてイオン注入でポリシリコン層2にソース・ドレイン領域6を形成する。ソース・ドレイン領域6はサイドウォール5a外側のポリシリコン層2に形成され、チャネル領域7がゲート電極4の外側に突出する長さ、すなわちオフセット長はサイドウォール5aの幅で決る。プラズマCVDによるサイドウォール5aはプラズマCVDにより全面に膜を形成した後、これを異方性ドライエッチングでエッチングすることにより微細に均一性・再現性よく形成することができ、これに自己整合的に微細なオフセット長が容易に高精度に形成される。
Claim (excerpt)：
半導体層をゲート絶縁層で覆い、このゲート絶縁層上にゲート電極を形成した後、前記ゲート電極の両側壁にサイドウォールを形成し、その後前記サイドウォールと前記ゲート電極をマスクとしてイオン注入することにより、前記サイドウォールの外側における前記半導体層にソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製造方法。
IPC (2)：
H01L 21/336
, H01L 29/784
