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J-GLOBAL ID：200903095099921435
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
三好 秀和 (外4名)
Gazette classification：公開公報
Application number (International application number)：1991357942
Publication number (International publication number)：1993182968
Application date： Dec. 27, 1991
Publication date： Jul. 23, 1993
Summary：
【要約】 (修正有)【目的】 LSI回路を構成するMOSFETの製造において、SALICIDE方法を用いてゲートを構成する多結晶シリコン上を低抵抗化する際に、酸化膜除去によるフィールド熱酸化膜の後退を最小限に抑えることを目的とする。【構成】 ゲート部を多結晶シリコン7及びCVD法によって堆積された酸化膜(Si O2 )21の二層構造とし、それをパターニングすることによってゲート電極を形成し、その後ソース、ドレイン及びゲート上の酸化膜をエッチングする工程から成る。
Claim (excerpt)：
シリコン基板上に素子分離を形成する工程と、前記シリコン基板上にゲート酸化膜を形成し、前記ゲート酸化膜を介してシリコン層を形成する工程と、CVD法により前記シリコン層上に酸化膜を積層させる工程と、前記シリコン及び前記酸化膜からなる層をゲート電極とするためにパターニングする工程と、基板全面に絶縁物を堆積した後異方性エッチングを行い、ゲート側壁を形成する工程と、前記ゲート電極または前記ゲート側壁をマスクとしてイオン注入を行い、ソース・ドレインを形成する工程と、前記CVD法により形成した酸化膜をウェットエッチングにより除去し、露出したシリコン表面を少なくともゲート上に得る工程と、基板全面に金属を堆積し、アニールする事により、熱反応により前記露出したシリコン表面上に自己整合的に金属珪化物の層を形成する工程と、前記金属珪化物の層を形成した際に前記素子分離上と前記ゲートの側壁上に未反応で残った金属を選択的にエッチングし除去する工程とを含むMOS型半導体装置の製造方法。
IPC (4)：
H01L 21/3205
, H01L 21/28 301
, H01L 21/336
, H01L 29/784
H01L 21/88 R
, H01L 29/78 301 P
, H01L 29/78 301 L
Cited by examiner (6)
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