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J-GLOBAL ID：200903095105804136

半導体素子及びその配線の形成方法とゲート電極の形成方法

Inventor： 筒 博司
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 池内 寛幸 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995192725
Publication number (International publication number)：1997045903
Application date： Jul. 28, 1995
Publication date： Feb. 14, 1997
Summary：

【要約】【課題】半導体素子の配線またはゲート電極層をシリコン・ゲルマニウム合金とし、表面の一部もしくは全面を酸化することにより、歩留まり良く、低コストで、性能に優れ信頼性の高い薄膜トランジスタおよびその製造方法を提供する。【解決手段】シリコン基板1にフィールド酸化膜2、チャネルストッパ3、ゲート酸化膜4を順次形成した後、ゲート電極5及び接地配線6として多結晶シリコン・ゲルマニウムを選択的に形成する。不純物イオンをドーピングしてソース・ドレイン領域8を形成後、ゲート電極5及び接地配線6を700°C以下で熱酸化して絶縁分離する。最後にスルーホール形成後、ソース・ドレイン電極9を形成する。

Claim (excerpt)：

基板上に半導体と絶縁体と配線を少なくとも有する半導体素子において、前記配線の少なくとも一部は、表面の一部もしくは全面を酸化した不純物を含む多結晶もしくは単結晶シリコン・ゲルマニウム合金であることを特徴とする半導体素子。

IPC (4)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/3205 ,  H01L 29/786

FI (4)：

H01L 29/78 301 G ,  H01L 21/28 301 A ,  H01L 21/88 M ,  H01L 29/78 617 M