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J-GLOBAL ID：200903095138295466

保護装置

Inventor： 山本 健
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1995083041
Publication number (International publication number)：1996280129
Application date： Apr. 10, 1995
Publication date： Oct. 22, 1996
Summary：

【要約】【目的】保護レベルを指定するCPUにノイズの如き不測の外乱により内容書換わりの異常が発生しても、保護装置としての正常動作の継続を可能とする。【構成】CPU2とD/Aコンバータ3間の信号伝達経路に、スイッチSW1とラッチ回路7とを直列に設け、且つこれら両者の動作時点制御要素としてのリセット回路8とディレイ回路9とを設ける。装置起動指令によりリセット回路8が動作してリセット信号RST1がONとなると、CPU2から装置起動初期の動作プログラムに従い所定の保護レベル信号SPL1 が出力され、ON状態にあるスイッチSW1を介してラッチ回路7に印加されここで保持される。続いて、装置起動時点から時限TD 後にディレイ回路9が動作してその出力信号RST2がONとなり、SW1はOFFさる。以後、CPU2からラッチ回路7への信号伝達経路は遮断され、保持された前記信号SPL1 に従う保護動作がなされる。

Claim (excerpt)：

被検出量を電圧信号状態において検出するセンサの出力信号と、CPU出力信号における所定の保護レベル信号分をその入力とするD/Aコンバータの出力信号との大小関係を判定し、この判定の結果に従い前記被検出量に関連した所定の保護動作指令を出力する如く回路構成された保護装置において、CPUの出力信号経路を開閉するスイッチ手段と、このスイッチ手段を通過した前記CPUの出力信号を保持すると共にその保持内容を前記D/Aコンバータに入力するラッチ手段と、前記CPUの出力する前記保護レベル信号の前記ラッチ手段への収納保持完了後に,前記のCPUとラッチ手段間の信号伝達経路の遮断をなす如く前記スイッチ手段の開閉制御を行うスイッチ制御手段とを設けたことを特徴とする保護装置。

IPC (3)：

H02H 3/05 ,  G01R 19/165 ,  G05F 1/10 304

FI (3)：

H02H 3/05 D ,  G01R 19/165 J ,  G05F 1/10 304 D