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J-GLOBAL ID：200903095215551888
サンプリングクロック制御装置
Inventor：
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Applicant, Patent owner：
Agent (1)：
滝本 智之 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998065007
Publication number (International publication number)：1999261411
Application date： Mar. 16, 1998
Publication date： Sep. 24, 1999
Summary：
【要約】【課題】 入力映像信号の画素周波数に一致した周期をもつサンプリングクロックを発生させるとともに、クロックの位相を最適に制御する。【解決手段】 入力映像信号の水平同期信号にロックしたVCO出力のサンプリングクロックで映像信号をA/D変換する手段1と、そのA/D変換されたサンプリング映像信号の映像表示期間における画素左端点、右端点及び両隣り合う画素に対し最も情報量の異なる最大変化点を検出する手段3、4、2を有し、3つの画素点においてサンプリングクロックの位相を変化して最適位相点(1画素の中央部分)時の位相遅延量と1画素期間に相当する単位位相遅延量の段数を検出し、位相情報を用いて予め定められた演算式により1水平同期期間の総画素数とPLL回路の分周器に設定される分周比との差を導出し、その導出された差に応じて分周器の分周比を設定するとともに、サンプリングクロックの位相を最適位相点に設定する。
Claim (excerpt)：
入力映像信号の水平同期信号にロックしたVCO出力のサンプリングクロックで前記映像信号をA/D変換する手段と、そのA/D変換されたサンプリング映像信号の映像表示期間における画素左端点、右端点及び両隣り合う画素に対し最も情報量の異なる最大変化点を検出する手段を有し、前記3つの画素点において前記サンプリングクロックの位相を変化して最適位相点(1画素の中央部分)時の位相遅延量と1画素期間に相当する単位位相遅延量の段数を検出し、前記位相情報を用いて予め定められた演算式により1水平同期期間の総画素数とPLL回路の分周器に設定される分周比との差を導出し、その導出された差に応じて前記分周器の分周比を設定するとともに、前記サンプリングクロックの位相を最適位相点に設定することを特徴とするサンプリングクロック制御装置。
IPC (2)：
FI (2)：
H03L 7/08 M
, H04N 5/44 Z
