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J-GLOBAL ID：200903095352951907

薄膜トランジスタの製造方法

Inventor： 福田 加一 ,  茨木 伸樹 ,  平山 秀雄 ,  堂城 政幸 ,  渋沢 誠
Applicant, Patent owner： 株式会社東芝
Agent (1)： 樺澤 襄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995045460
Publication number (International publication number)：1996242001
Application date： Mar. 06, 1995
Publication date： Sep. 17, 1996
Summary：

【要約】【目的】 特性を向上させたトップゲート型の薄膜トランジスタの製造方法を提供する。【構成】 絶縁性基板11の一主面上にITOおよびモリブデン・タングステン(Mo-W)合金を積層成膜し、エッチング加工してITOの画素電極12を形成し、ソース電極13およびドレイン電極14を形成する。ソース電極13およびドレイン電極14を覆うように、非晶質シリコン層15、ゲート絶縁膜16を順次形成する。アルミニウムおよびモリブデンを積層し、フォトリソグラフィによるエッチング加工でゲート電極17を形成する。レジスト剥離後、ゲート電極17をマスクとして、非晶質シリコン層15にりんをイオンドーピングする。N型多結晶シリコンをエッチング加工して、ソース領域18およびドレイン領域19を形成する。全体を保護膜21で覆い、周辺電極部と画素電極12上の保護膜を除去する。

Claim (excerpt)：

非晶質シリコン層およびゲート絶縁膜の積層膜を形成する工程と、この積層膜上に金属のゲート電極を形成する工程と、このゲート電極をマスクとして非晶質シリコン層に不純物イオンをドーピングする工程と、前記ゲート電極をマスクとしたレーザー照射によって非晶質シリコン層を結晶化して低抵抗多結晶シリコンからなるソース領域およびドレイン領域を形成する工程とを備えることを特徴とする薄膜トランジスタの製造方法。

IPC (4)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/13 101 ,  G02F 1/136 500

FI (4)：

H01L 29/78 616 L ,  G02F 1/13 101 ,  G02F 1/136 500 ,  H01L 29/78 627 F