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J-GLOBAL ID：200903095371678758

同期回路設計方法及び同期回路設計プログラムを記録した記録媒体

Inventor： 真壁 健
Applicant, Patent owner： セイコーエプソン株式会社
Agent (1)： 上柳 雅誉 (外1名)
Gazette classification：公開公報
Application number (International application number)：2001013118
Publication number (International publication number)：2002215707
Application date： Jan. 22, 2001
Publication date： Aug. 02, 2002
Summary：

【要約】【課題】 フリップフロップ及びクロックツリーのレイアウトを優先して行うことにより、設計時間を短縮するとともに、イタレーションを回避することができる同期回路設計方法を提供する。【解決手段】 本発明の同期回路設計方法は、フリップフロップを抽出するステップS101と、フリップフロップを自動配置するステップS102と、フリップフロップのクロックツリーを生成するステップS103と、フリップフロップへのクロック遅延時間を検出するステップS104と、論理合成を行うステップS105と、自動配置配線を行うステップS106と、を備える。クロックツリーのレイアウトを優先して行うことにより、設計時間を短縮するとともに、イタレーションを回避することができる。

Claim (excerpt)：

(a)回路設計情報からフリップフロップを抽出するステップと、(b)前記ステップ(a)にて抽出されたフリップフロップを配置するステップと、(c)前記ステップ(b)にて配置されたフリップフロップへクロック信号を供給するためのクロックツリーを生成するステップと、(d)前記ステップ(b)にて配置されたフリップフロップへのクロック信号の遅延時間を検出するステップと、(e)前記ステップ(d)にて検出された遅延時間を用いて、フリップフロップ以外の回路の論理合成を行うステップと、(f)前記ステップ(e)にて論理合成された回路の配置配線を行うステップと、を備えることを特徴とする同期回路設計方法。

IPC (3)：

G06F 17/50 658 ,  G06F 17/50 ,  H01L 21/82

FI (4)：

G06F 17/50 658 U ,  G06F 17/50 658 A ,  G06F 17/50 658 K ,  H01L 21/82 C

F-Term (9)：

5B046AA08 ,  5B046BA05 ,  5F064BB19 ,  5F064EE02 ,  5F064EE47 ,  5F064EE54 ,  5F064EE58 ,  5F064HH06 ,  5F064HH08