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J-GLOBAL ID：200903095437711387

半導体記憶装置およびその製造方法

Inventor： 蜂須賀 敦司 ,  塚本 和宏 ,  木下 充矢
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993014889
Publication number (International publication number)：1994045553
Application date： Feb. 01, 1993
Publication date： Feb. 18, 1994
Summary：

【要約】【構成】 セルプレート91のうち、フィールド酸化膜107a上およびシリコン酸化膜123上まで延びた部分を下層配線膜109と呼ぶ。下層配線膜109は凹型をしている。シリコン酸化膜93には、この凹型の底部に到達するスルーホール95aが形成されている。【効果】 スルーホール95aの深さは、シリコン酸化膜123の上面部123a上にスルーホールを形成した場合に比べて大きくなる。スルーホール95aの深さが大きいので、スルーホール95a内に形成するタングステン膜101aの厚みが大きくなる。このためオーバーエッチングの際にスルーホール95a内のタングステン膜101aを全部エッチング除去し、さらに下層配線膜109の一部をエッチング除去するということはなくなる。したがって、上層配線層103aと下層配線膜109との電気的接続を良好に行なうことができる。

Claim (excerpt)：

主表面を有する半導体基板と、前記主表面に形成された不純物領域と、前記不純物領域に電気的に接続するように形成され、前記主表面に対して上方に延びた部分を有するストレージノードと、前記ストレージノードの表面に形成された誘電体層と、前記誘電体層の表面に形成されたセルプレートと、を含むメモリセルが形成されたメモリセル形成領域と、前記主表面上であって、かつ前記メモリセル形成領域と離れた位置に形成された第1層間絶縁層と、前記メモリセル形成領域と前記第1層間絶縁層との間であって、前記第1層間絶縁層の上面部より下に形成され、前記セルプレートの一部である下層配線層と、前記メモリセル形成領域と前記第1層間絶縁層との間に形成され、前記下層配線層を露出させるスルーホールを有する第2層間絶縁層と、前記第2層間絶縁層上に形成され、前記スルーホールを介して前記下層配線層と電気的に接続された上層配線層と、を備えた半導体記憶装置。

IPC (3)：

H01L 27/108 ,  H01L 21/90 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭63-110756
  
• 特開昭62-086841
  
• 特開平3-283640