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J-GLOBAL ID：200903095465640169

ディジタル処理装置におけるビット間位相差低減伝送方式

Inventor： 平野 克典 ,  菊地 修司
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 作田 康夫
Gazette classification：公開公報
Application number (International application number)：1999213157
Publication number (International publication number)：2001044976
Application date： Jul. 28, 1999
Publication date： Feb. 16, 2001
Summary：

【要約】【課題】複数データの位相を、固定パターン発生手段と、可変可能な遅延手段と、簡易なディジタル回路で構成する補正回路によりデータ間の位相差を低減することで、CMOS LSIにおける高速伝送を実現する。【解決手段】遅延されたクロックでデータをリタイミングすることでデータの位相を検出し、補正・制御手段12にてデータの遅延量を補正することで、データ間の位相差を低減する。その後、送信側セレクタ6にて内部論理からの任意データを出力して、受信側フリップフロップ11にてデータ取り込みを行なう。

Claim (excerpt)：

送信すべき複数のデジタルデータと、該データの送信周期を規定する送信クロックとを共に伝送し、受信側において該伝送された送信クロックを用いて該デジタルデータを取り込む伝送方式において、固定データを送信するパターン発生手段と、概伝送されたデータの位相を遅延させる可変可能な遅延手段と、該可変遅延手段の遅延量を簡易なディジタル回路で補正する補正手段によって、複数のデータ毎の位相差を低減することを特徴としたディジタル処理装置におけるビット間位相差低減方式。

IPC (2)：

H04L 7/00 ,  H04L 12/28

FI (2)：

H04L 7/00 Z ,  H04L 11/20 D

F-Term (11)：

5K030HA10 ,  5K030LA15 ,  5K047AA08 ,  5K047GG03 ,  5K047GG41 ,  5K047MM36 ,  5K047MM53 ,  9A001BB05 ,  9A001CC02 ,  9A001CC04 ,  9A001EE02