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J-GLOBAL ID：200903095890190967

アライメントマークとその検出方法

Inventor： 野村 渉
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1996171917
Publication number (International publication number)：1998022194
Application date： Jul. 02, 1996
Publication date： Jan. 23, 1998
Summary：

【要約】【課題】 リフローAl膜等の平坦化膜での重ね合わせ精度測定に関し、精度測定に悪影響を及ぼすAlグレイン等の影響を大幅に低減し、測定精度の信頼性、測定再現性を向上させる。【解決手段】 半導体基板1上には、レジストからなる主尺パターン2と主尺パターンを包囲するようにレジストパターン4とが形成される。主尺パターン2レジストパターン4を含む半導体基板1上には金属層が形成される。ここで主尺パターン2の一辺の長さは金属層3の平均グレインサイズより小さい。

Claim (excerpt)：

半導体基板上に形成される、レジストからなる矩形状の主尺パターンと、この主尺パターンを包囲するように前記半導体基板上に形成されるレジストパターンと、少なくともこのレジストパターンの内側に形成される金属層とを有し、前記主尺パターンの一辺の長さは前記金属層の平均グレインサイズより小さいことを特徴とするアライメントマーク。

FI (7)：

H01L 21/30 502 M ,  H01L 21/30 506 J ,  H01L 21/30 506 K ,  H01L 21/30 507 L ,  H01L 21/30 522 Z ,  H01L 21/30 525 B ,  H01L 21/30 525 W