Pat

J-GLOBAL ID：200903096038528532

半導体装置の製造方法

Inventor： 保田 広安 ,  戸上 照敏
Applicant, Patent owner： 新日本製鐵株式会社
Agent (1)： 國分 孝悦
Gazette classification：公開公報
Application number (International application number)：1996303733
Publication number (International publication number)：1998135152
Application date： Oct. 29, 1996
Publication date： May. 22, 1998
Summary：

【要約】【課題】 ゲート電極の低抵抗化を達成するとともに、プロセス微細化にも対応してソース/ドレインのシリサイド層の膜厚を抑制する。【解決手段】 ゲート酸化膜3上にCVD法によりアモルファスシリコン膜4を堆積形成し、ゲート酸化膜3及びアモルファスシリコン膜4をゲート電極形状に加工する。【効果】 アモルファスシリコンは単結晶シリコンや多結晶シリコンに比してシリサイド化の促進が大きく、不純物拡散層7上には浅接合化に対応した薄いシリサイド層11が、アモルファスシリコン膜4上にはシリサイド層11より厚いシリサイド層12が形成される。

Claim (excerpt)：

半導体基板上に、ゲート電極と、少なくとも前記ゲート電極の両側の前記半導体基板の表面領域に形成された不純物拡散層とを有する半導体装置の製造方法において、前記半導体基板上に酸化膜を形成する第1の工程と、前記酸化膜上にアモルファスシリコン膜を形成する第2の工程と、前記酸化膜及び前記アモルファスシリコン膜を、前記ゲート電極形状に加工する第3の工程と、前記アモルファスシリコン膜からなる前記ゲート電極の側面に側壁絶縁膜を形成する第4の工程と、前記第4の工程の後、前記半導体基板上に高融点金属膜を形成する第5の工程と、前記第5の工程の後、前記不純物拡散層の少なくとも表層部と、前記ゲート電極の少なくとも表層部とのそれぞれにシリサイド層を形成する第6の工程とを有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/28 301 ,  H01L 29/78 ,  H01L 21/336

FI (2)：

H01L 21/28 301 T ,  H01L 29/78 301 P