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J-GLOBAL ID：200903096042312722
電力用半導体素子
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992231513
Publication number (International publication number)：1993243561
Application date： Aug. 07, 1992
Publication date： Sep. 21, 1993
Summary：
【要約】 (修正有)【目的】大きな電流遮断能力を得ると共に、寄生サイリスタのラッチアップを防止しながらサイリスタ並の低いオン抵抗を実現した埋込み絶縁ゲート構造の電力用半導体素子を提供することを目的とする。【構成】p型エミッタ層3,n型ベース層1,p型ベース層4を持つp型ベース層4側に複数のストライプ状の溝5が形成され、この溝5に絶縁ゲート電極7が埋込み形成される。p型ベース層4内には、溝5の側面に接してn型ターンオフ用チャネル層8が形成され、その表面にp型ドレイン層9が形成される。p型ベース層4には、サイリスタがラッチアップしないように浅く拡散形成されたn型ソース層10が設けられ、カソード電極11はp型ドレイン層9とn型ソース層10に同時にコンタクトして形成される。
Claim (excerpt)：
第1導電型エミッタ領域と、この第1導電型エミッタ領域からの第1導電型キャリアの注入が実質的にチャネルを介して行われ、オン状態で導電変調を起こす高抵抗ベース領域と、この高抵抗ベース領域に第2導電型キャリアを注入する第2導電型エミッタ領域と、前記高抵抗ベース領域中の第2導電型キャリアを排出する第2導電型ドレイン領域とを備え、オン状態の前記高抵抗ベース領域の前記第1導電型エミッタ側の前記第2導電型キャリアの排出の流れを部分的に変化させて、前記高抵抗ベース領域内の前記第1導電型エミッタ側のキャリア濃度を高くしたことを特徴とする電力用半導体素子。
IPC (2)：
Patent cited by the Patent：
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