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J-GLOBAL ID：200903096092761129

低濃度にドープされたドレインを有するラテラルMOS電界効果トランジスタ及びその製造方法

Inventor： リチャード・ケイ・ウィリアムズ ,  マイケル・イー・コーネル
Applicant, Patent owner： シリコニックス・インコーポレイテッド
Agent (1)： 大島 陽一
Gazette classification：公開公報
Application number (International application number)：1992140156
Publication number (International publication number)：1993259444
Application date： May. 01, 1992
Publication date： Oct. 08, 1993
Summary：

【要約】 (修正有)【目的】 等電位線のゲートへの集中を減少させ、DMOSトランジスタのブレークダウン電圧を高める。【構成】 LDDラテラルDMOSトランジスタは、第1の導電型式の基板505上の第1の導電型式の低濃度に注入されたエピタキシャル層512内に提供される。第1の導電型式の高濃度に注入された埋込み層501は、LDDラテラルDMOSトランジスタで、シリコン表面下の多数の等電位分布を除去することによって得られる。ゲートプレート511は、ゲート509及びドリフト領域のゲートエッジの上部にある。任意のNウエル506は、シリコン表面下の電界を形成するためのより良い適応性を提供する。埋込み層501もまた、LDDラテラルダイオードの電界を減少し、カソード-アノード間の逆再生特性を改良する。

Claim (excerpt)：

第1の導電型式の基板の表面上に形成された前記第1の導電型式のエピタキシャル層と、前記エピタキシャル層内に形成された、前記第1の導電型式とは相異なる第2の導電型式のソース領域と、前記ソース領域に隣接する前記エピタキシャル層の部分に形成され、前記エピタキシャル層の前記表面に露出した部分を有する、前記第1の導電型式のボディ領域と、前記基板の前記表面と反対側のエピタキシャル層の表面上の前記エピタキシャル層の露出部分によって、前記ソース及び前記ボディ領域から隔てられ、前記エピタキシャル層内に形成され、前記ソース領域との間に、前記ボディ領域の前記露出した部分及び前記エピタキシャル層の前記露出した部分が、チャネル領域を形成する前記第2の導電型式のドリフト領域と、前記チャネル領域から離れた前記ドリフト領域に隣接した前記エピタキシャル層に形成される前記第2の導電型式のドレイン領域と、前記チャネル領域の上方に形成されたゲート領域と、前記チャネル及び前記ドリフト領域の間の境界面の真下に位置する部分を有する前記第1の導電型式の埋込み層とを有することを特徴とするラテラルDMOSトランジスタ構造。

IPC (2)：

H01L 29/784 ,  H01L 21/336

FI (2)：

H01L 29/78 301 D ,  H01L 29/78 301 L

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭58-089866
  
• 特開昭62-222676
  
• 特開昭56-070662
  
• 特開昭56-083076