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J-GLOBAL ID：200903096293217311
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1998017349
Publication number (International publication number)：1999220122
Application date： Jan. 29, 1998
Publication date： Aug. 10, 1999
Summary：
【要約】【課題】 ゲート電極のチャネル方向の長さがマスク合わせ精度の2倍以下の、ソース部とドレイン部とが非対称な構造のMOSトランジスタを有する半導体装置の製造方法を提供する。【解決手段】 ポリシリコン膜31上のSiN膜32の開口側壁に形成したサイドウォール絶縁膜36やSiN膜32をマスクとして、ソース部3のポリシリコン膜31やSiO2 膜30をエッチングした後、イオン注入法によりソース層40を形成し、その後CVDSiO2 膜を堆積し、化学的機械研磨法で研磨してソース部3にCVDSiO2 膜41を形成し、その後CVDSiO2 膜41とサイドウォール絶縁膜36とで構成する領域外のSiN膜32とポリシリコン膜31をエッチングすることによりゲート電極部2を形成し、その後イオン注入法によりドレイン層44を形成する。
Claim (excerpt)：
ソース部とドレイン部とが非対称な構造のMOSトランジスタを有する半導体装置の製造方法において、前記MOSトランジスタを形成するためのゲート電極膜上に第1の絶縁膜を堆積する工程と、前記第1の絶縁膜に、少なくとも前記MOSトランジスタのチャネル方向のゲート電極の一方の端部を規定するための開口を形成する工程と、第2の絶縁膜を堆積した後、前記第2の絶縁膜をエッチバックして、前記第1の絶縁膜の前記開口側壁にサイドウォール絶縁膜を形成する工程と、前記第1の絶縁膜および前記サイドウォール絶縁膜をマスクとして、前記ゲート電極膜をパターニングする工程と、前記MOSトランジスタのゲート電極を規定する部分以外の、前記サイドウォール絶縁膜をエッチングする工程と、前記サイドウォール絶縁膜および前記第1の絶縁膜をマスクとして、前記ゲート電極膜をエッチングする工程と、第3の絶縁膜を堆積した後、化学的機械研磨法を用いて前記第3の絶縁膜を除去して、前記ゲート電極膜をエッチングした領域にのみ、前記第3の絶縁膜を残存させる工程と、前記サイドウォール絶縁膜および前記第3の絶縁膜をマスクとして、前記第1の絶縁膜と前記ゲート電極膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法。
IPC (2)：
FI (2)：
H01L 29/78 301 P
, H01L 29/78 301 Y
