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J-GLOBAL ID：200903096311597992
デュアルゲート構造CMOS型半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
野口 繁雄
Gazette classification：公開公報
Application number (International application number)：1993120658
Publication number (International publication number)：1994310666
Application date： Apr. 23, 1993
Publication date： Nov. 04, 1994
Summary：
【要約】【目的】 ポリシリコンゲート電極の十分な低抵抗化とソース領域及びドレイン領域の浅い接合をともに実現する。【構成】 ゲート酸化膜304上にポリシリコン膜を形成し、ポリシリコン膜領域305aにはBイオンを注入し、ポリシリコン膜領域305bにはPイオンを注入し活性化する。それぞれのポリシリコン膜をゲート電極形状にパターン化し、基板に低濃度のイオン注入をし、活性化してソース・ドレインを形成する。ゲート電極表面、ソース・ドレイン領域表面及び基板コンタクト領域表面にはサリサイドプロセスによりチタンシリサイド層310を形成する。
Claim (excerpt)：
シリコン基板上のゲート酸化膜上にポリシリコン膜を形成し、そのポリシリコン膜をゲート電極形状にパターン化した後、シリコン基板上に不純物を導入してCMOS型半導体装置を製造する方法において、前記ポリシリコン膜をゲート電極形状にパターン化する前に、P型ゲート電極を形成する領域のポリシリコン膜にボロンイオンのみを注入して低抵抗化し、N型ゲート電極を形成する領域のポリシリコン膜にN型不純物を注入して低抵抗化しておくことを特徴とするデュアルゲート構造CMOS型半導体装置の製造方法。
IPC (2)：
H01L 27/092
, H01L 21/28 301
