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J-GLOBAL ID：200903096667264637

半導体素子およびその製造方法

Inventor： 若松 秀利
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1993297844
Publication number (International publication number)：1995153939
Application date： Nov. 29, 1993
Publication date： Jun. 16, 1995
Summary：

【要約】【目的】 本発明は、半導体装置の中でも特にサリサイド構造でLDD型MOSFETの製法と構造に関するもので、従来のサリサイドプロセスでは、素子の微細化に伴い短チャネル効果抑制のため、ソース・ドレインの接合深さが浅くなり、シリサイド化した層の底面と接合との間隔が短くなり、接合リーク電流が発生するという問題点があり、これを解消することを目的とする。【構成】 本発明は、LDD型のトランジスタのソース・ドレインの最も浅い拡散層n- 層5a,5bを形成する際、斜めイオン注入法でゲート電極4下にオーバーラップするようにし、ゲート電極4の側壁にL字型の窒化膜のサイドウォール12a,12bを形成し、それをマスクにして、次に深いn+ 拡散層16a,16bを前記サイドウォール12a,12bの下部まで形成し、最も深いn- 拡散層17a,17bを前記サイドウォール12a,12bの外側に形成するようにしたものである。

Claim (excerpt)：

半導体基板上に設けるLDD型のMOS型トランジスタの構造として、(a)半導体基板上に、前記トランジスタのゲート電極が有り、該ゲート電極の両側壁に耐酸化性膜のサイドウォールが設けられており、(b)前記ゲート電極の両側の前記基板に、前記LDD型のトランジスタのソース・ドレインとしての多重拡散層のうち、最も浅い拡散層は前記ゲート電極の下部の一部まで延在し、それより深い次の拡散層は前記サイドウォール下部まで延在し、最も深い拡散層は前記サイドウォールの端部下より外側に有り、(c)少なくとも前記ゲート電極とそのサイドウォールの下部以外に存在するソース・ドレインの拡散層の表面がシリサイド膜となっていることを特徴とする半導体素子。

IPC (2)：

H01L 29/78 ,  H01L 21/336