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J-GLOBAL ID：200903096904801855

半導体素子およびその製造方法

Inventor： 河津 佳幸 ,  小野 隆
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：1993008708
Publication number (International publication number)：1994224418
Application date： Jan. 22, 1993
Publication date： Aug. 12, 1994
Summary：

【要約】【目的】 ゲート電極と、サイドウォ-ルを介してゲート電極を覆っている導電膜とが導通する虞の無い半導体素子およびその製造方法を提供すること。【構成】 この半導体基板50上に、第1絶縁膜52を介して設けたゲート電極54、このゲート電極54上に設けた第2絶縁膜56、ゲート電極54の側壁に設けた絶縁性のサイドウォ-ル58を以って構成したゲート電極部60を具えており、このゲート電極部60の一部を覆う導電膜62を設けてある。そして、この第2絶縁膜56が、ゲート電極54の上面から張り出して設けてある。このため、ゲート電極54の側壁に、十分な厚さのサイドウォ-ル58を設けることができる。

Claim (excerpt)：

半導体基板上に、第1絶縁膜を介して設けたゲート電極、該ゲート電極上に設けた第2絶縁膜、該ゲート電極の側壁に設けた絶縁性のサイドウォ-ルを以って構成したゲート電極部を具え、該ゲート電極部の一部を覆う導電膜を具え、該第2絶縁膜が、該ゲート電極の上面から張り出して設けてあることを特徴とする半導体素子。

IPC (2)：

H01L 29/784 ,  H01L 21/336

FI (2)：

H01L 29/78 301 G ,  H01L 29/78 301 P