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J-GLOBAL ID：200903097044314583

半導体記憶装置

Inventor： 高島 大三郎 ,  大脇 幸人
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995136857
Publication number (International publication number)：1996241585
Application date： Jun. 02, 1995
Publication date： Sep. 17, 1996
Summary：

【要約】【目的】 DRAMと同様の構成で、リフレッシュ動作を不要とし、かつ一度電源をOFFした後に再投入してもデータを保持することができる半導体記憶装置を提供すること。【構成】 1個のトランジスタと1個のキャパシタからなるメモリセルが、複数のワード線WLと複数のビット線BLとの交点に選択的に配置されたメモリセルアレイを有する半導体記憶装置において、電源がオンしているアクティブ時、選択されたワード線WL0につながるメモリセルM1,M3 内の各トランジスタがオンし、電源がオンしているアクティブ時、非選択のワード線WL1につながるメモリセルM0,M2 内の各トランジスタがオフ状態にあり、電源がオンしているスタンドバイ時、電源オフ時、電源投入時、及び電源遮断時は、全てのメモリセルM0 〜M4 の内の各トランジスタがオフ状態にあることを特徴とする。

Claim (excerpt)：

1個のトランジスタと1個のキャパシタからなり、トランジスタのゲートがワード線に接続され、ドレインがビット線に接続され、ソースがキャパシタの一端に接続されて記憶ノードとなり、キャパシタの他端がプレート電極に接続されるメモリセルが、複数のワード線と複数のビット線との交点に選択的に配置される半導体記憶装置において、電源がオンしているアクティブ時、選択されたワード線につながるメモリセル内の各トランジスタがオンし、電源がオンしているアクティブ時、非選択のワード線につながるメモリセル内の各トランジスタがオフ状態にあり、電源がオンしているスタンドバイ時、電源オフ時、電源投入時、及び電源遮断時は、全てのメモリセルの内の各トランジスタがオフ状態にあることを特徴とする半導体記憶装置。

IPC (7)：

G11C 11/405 ,  H01L 27/105 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4)：

G11C 11/34 371 F ,  H01L 27/10 441 ,  H01L 27/10 671 C ,  H01L 29/78 371